负责5G小基站AAU（有源天线单元）/BBU（基带处理单元）产品的全生命周期PCB Layout设计，涵盖原理图评审、高速/高频信号完整性（SI）/电源完整性（PI）优化、热设计协同、DFM/DFA验证及生产问题闭环，确保设计满足5G NR 3.5GHz频段28Gbps SerDes、10Gbps Ethernet等高速信号性能要求，同时兼顾可制造性与成本控制。

• 主导AAU产品4层/6层PCB Layout全流程，从原理图阶段介入定义约束规则——基于Cadence Allegro Constraint Manager建立28Gbps SerDes差分线100Ω±10%阻抗控制、3W信号间距及“信号层-地平面-电源平面-信号层”层叠结构，解决初期眼图张开度不足（仅0.5UI）问题，最终眼图张开度提升至0.85UI，完全满足IEEE 802.3bs协议要求；
• 针对AAU中27dBm高功率功放模块，用Ansys HFSS仿真电源平面电流分布，将功放管周围电源过孔密度从4个/平方英寸提升至8个，并协同结构设计铝基板散热层，使功放结温从85℃降至68℃，避免高温导致的增益衰减（≥1dB）；
• 解决AAU金手指与机壳干涉问题——调整金手指倒角角度（30°→45°）并局部偏移布局，装配良率从92%提升至98%，单批次返工时间减少50%（从8小时降至4小时）；
• 制定《5G小基站PCB Layout设计规范》，涵盖高速信号布线、PI/SI检查清单及DFM要求，后续项目复用率100%，新工程师上手周期缩短2周（从3周降至1.5周）。

负责4G基站RRU（射频拉远单元）产品的PCB Layout设计，支持从原型验证到量产的全阶段，聚焦高速信号（10Gbps Ethernet）、GPS接收通道的SI优化，及生产工艺适配，确保设计满足4G LTE-A Pro的性能要求。

• 核心参与RRU产品6层PCB Layout，针对5G预研的10Gbps Ethernet信号，用Sigrity PowerSI仿真电源平面谐振，调整去耦电容至芯片电源引脚旁（从均匀分布改为局部集中），电源纹波从50mV降至20mV，满足FPGA低噪声要求；
• 解决RRU GPS L1通道（1575.42MHz）干扰问题——通过HFSS仿真发现功放辐射干扰，将GPS匹配电路靠近天线接口并增加铜箔屏蔽罩，接收灵敏度从-158dBm提升至-160dBm，定位精度提高10%；
• 优化生产工艺适配：针对批量过孔开路问题，调整钻孔参数（孔径0.3mm→0.25mm）及镀铜厚度（20μm→25μm），过孔良率从95%升至99%，单批次成本降低8%；
• 协助EMC认证：针对30-1000MHz辐射超标10dB问题，缩短关键信号走线15%并增加地平面覆盖，超标点降至3dB以内，顺利通过3C认证。

协助资深工程师完成2G/3G基站Node B产品的PCB Layout基础工作，包括低速信号布线、原理图核对、BOM更新及生产文件输出，学习高频高速设计基础与工艺规范。

• 在资深工程师指导下完成3G Node B产品2层/4层PCB布局，执行数字/模拟信号20mil隔离规则，协助完成首版PCB制作，确保基带芯片与射频模块的信号走向符合设计要求；
• 参与解决Node B DC-DC电源噪声问题：测量原型板纹波达80mV后，按指导增加2颗10μF去耦电容，纹波降至30mV，满足基带芯片工作要求；
• 协助整理PCB文档：核对原理图与Layout一致性，更新BOM表物料编号，输出Gerber文件时检查层叠顺序，文档准确性从90%提升至98%，减少生产沟通成本；
• 学习高速信号基础：参与SerDes信号布线培训，掌握差分线等长控制（误差≤5mil）与阻抗匹配方法，为后续高速项目积累经验。

5G NR 700MHz小基站AAU高密集成PCB设计与可靠性验证项目

• 运营商5G 700MHz小基站AAU（有源天线单元）量产项目中，需解决“高集成度（1200个/cm²元件密度）与射频性能、散热及量产可靠性”的矛盾，目标是设计满足3GPP标准的AAU PCB，支持批量交付。我的核心职责是主导PCB设计全流程，从需求分析、层叠定义到样品验证及量产导入。
• 项目难点在于：AAU集成了16通道射频收发模块、FPGA数字处理单元及电源管理芯片，传统布线导致射频链路损耗预估超1.8dB（目标≤1.5dB）；同时PA（功率放大器）结温因散热不足达108℃（超过105℃上限），无法满足工业级可靠性要求。
• 针对射频性能问题，我采用“射频-数字-电源”三分层叠设计（12层板，L1/L6/L11分别为射频微带线层、数字信号层、电源接地层，接地层厚度增至35μm），射频走线全程加铜箔屏蔽罩隔离，结合HFSS仿真优化阻抗连续性，将插损从1.8dB降至1.2dB；针对散热，用ANSYS Icepak仿真PA热分布，在PA下方布置8根φ1.5mm铜柱阵列+导热胶，将结温降至85℃以内。
• 项目成果：PCB一次性通过3GPP射频性能测试，量产良率从试制的75%提升至92%；AAU工作温度稳定在50℃以下，通过ETSI EN 300 019工业可靠性测试（高温老化500小时无故障）。该设计支撑公司5G AAU产品按时进入运营商集采，年销售额贡献超2000万元，且被列为公司5G小基站PCB设计标准模板，体现了我从需求到量产的全流程把控能力。

工业级LoRa物联网网关低功耗PCB优化项目

• 公司LoRa物联网网关面向工业客户，原设计存在“电池供电续航短”痛点（待机电流120μA，续航仅6个月，目标1年以上）。我的职责是负责PCB低功耗优化，从原理图电源路径评审到样品测试验证。
• 项目难点：原电源系统未做隔离，LDO与DC-DC共地导致纹波达80mV，MCU频繁唤醒（每10秒一次）；睡眠模式下，外围I2C/SPI接口仍有5μA漏电流，静态功耗占比超40%。
• 我提出“电源域分割”方案：将敏感模拟电路（MCU、LoRa模块）用LDO单独供电，大电流数字电路（以太网、Flash）用DC-DC供电，降低电源纹波至20mV以下；睡眠模式下，用Rds(on)=10mΩ的MOS管控制外围接口电源通断，漏电流从5μA降至0.8μA；同时用TI Power Stage Designer仿真电源路径，优化电容布局减少ESR。
• 项目成果：待机电流降至35μA，工作功耗降低40%，续航提升至14个月，满足工业客户需求；样品通过-40℃~85℃温度循环测试及95%湿度环境测试。该方案支撑产品进入工业物联网市场，累计出货5万台，体现了我对低功耗设计的深度理解及问题定位能力。

• 因痛心于年轻人对历史的疏离，我在B站创立「古人脱口秀」栏目，用职场梗解构历史事件（如《雍正皇帝的KPI保卫战》）。通过设计「颠覆认知-史料佐证-现代共鸣」三幕剧本模板，单期视频最高收获1.7万条弹幕互动。
• 两年间栏目播放量突破180万，作品被多地中学选为教学素材。这段经历磨砺出将学术内容转化为大众语言的能力，也让我理解到真实用户反馈才是创作者的指南针。