负责28nm及以下先进制程数字芯片后端布局布线（P&R）工具核心模块开发，聚焦路由引擎性能优化、物理验证接口适配及多工具协同流程搭建，支撑客户完成AI芯片、高性能计算芯片的流片验证。

• 主导设计基于OpenAccess数据库的四层金属互连路由引擎，针对高扇出网络拥塞问题，提出混合路由策略（全局规划+局部细化），结合Tcl脚本开发动态拥塞评估插件，将16核处理器上的布线完成时间从45分钟缩短至28分钟（提升37.8%），支撑某头部AI芯片客户完成7nm工艺首次流片前的布局布线验证。
• 优化物理验证（DRC/LVS）与布局布线的协同接口，通过重构OpenAccess数据同步机制，解决传统工具因中间文件传输导致的验证延迟问题，将版图修改后DRC重新检查耗时从2小时压缩至25分钟，客户设计迭代周期缩短20%。
• 开发基于机器学习的绕线障碍预测模型，利用XGBoost算法训练历史拥塞数据，提前标记高风险区域并调整路由优先级，使关键信号（如时钟树、高速接口）的完整性违规率从12%降至4%，助力客户芯片良率提升8%。
• 牵头完成P&R工具与第三方寄生参数提取工具（如StarRC）的API对接，制定标准化数据交互协议，实现时序收敛流程中寄生参数的实时反馈，将典型SoC设计的时序收敛次数从平均7次减少至4次。

承担数字芯片时序分析工具（STA）核心算法开发，重点突破跨时钟域（CDC）路径检测、多电压域时序建模及低功耗场景下的时序收敛优化，支持消费电子、物联网芯片的时序验证需求。

• 重构CDC路径检测引擎的关键算法，引入基于图论的等价类划分方法，解决传统工具因异步FIFO、门控时钟导致的漏检问题，将复杂SoC设计中的CDC路径识别准确率从92%提升至99.3%，客户设计评审效率提高40%。
• 开发多电压域时序建模模块，支持动态电压调节（DVS）场景下的时序库文件自动生成，通过Tcl脚本集成SPICE仿真数据，实现不同电压下延迟参数的快速插值计算，使低功耗模式切换时的时序违例检出时间从1.5小时缩短至18分钟。
• 优化时序报告生成逻辑，基于Perl正则表达式与XML解析技术，定制化客户需求的关键路径筛选规则（如建立时间余量<5%的路径），将百万门级设计的报告生成时间从30分钟压缩至5分钟，客户工程师定位问题的效率提升70%。
• 参与制定工具与前端设计工具（如Design Compiler）的时序约束（SDC）一致性校验流程，开发12类约束冲突检测规则，避免因约束错误导致的反复迭代，客户流片前的约束问题返工率下降65%。

协助完成物理验证（DRC/LVS）工具的基础功能开发与测试，参与规则文件（Techfile/DrcRule）的解析器开发及典型工艺节点的验证流程调优，积累EDA工具底层开发与半导体工艺知识。

• 开发DRC规则文件的XML解析模块，支持GDSII层定义、间距/宽度约束的自动提取，解决人工配置规则易出错的问题，规则加载成功率从85%提升至98%，被纳入公司基础组件库复用。
• 参与14nm工艺LVS验证流程调试，通过对比SPICE网表与版图提取网表的差异，定位并修复3类晶体管级匹配错误（如多指晶体管的源漏极连接关系），使LVS匹配率从95%提升至99.5%，支撑客户完成首款14nm芯片的物理验证。
• 优化版图匹配算法的缓存机制，针对重复单元（如SRAM宏）采用哈希值预计算，将LVS运行时间从4小时缩短至2.5小时，获部门季度技术创新奖。

先进制程Chiplet异构集成EDA协同验证工具开发

• 项目背景：先进制程（7nm及以下）流片成本突破数千万美元，Chiplet异构集成成为降低设计风险的核心路径，但现有EDA工具缺乏跨die的多工艺节点协同验证能力——客户需手动拼接不同foundry的模型数据，设计周期延长20%以上，跨die信号/电源完整性错误率高达15%。我的总体职责是主导工具整体架构设计、关键模块开发及5人团队协调，目标打造支持TSMC N7/SMIC 14nm工艺、兼容OpenAccess标准的Chiplet协同验证平台，解决“跨die验证难”痛点。
• 关键难题与技术：1）多工艺节点模型异构——不同foundry的GDSII/LEF/DEF库格式、参数（如阈值电压、寄生电容）差异大，无法直接用于跨die仿真；2）SI/PI联合仿真效率低——传统串行仿真需21天，无法满足客户快速tape-out需求；3）主流工具兼容性——需与Cadence Innovus、Synopsys IC Compiler II实现设计数据双向同步，避免手动导出误差。
• 核心行动与创新：1）基于OpenAccess构建统一模型框架，定义跨工艺参数映射规则（如通过线性插值算法对齐不同foundry的寄生参数），解决模型异构问题；2）引入MPI分布式仿真引擎，将SI/PI分析拆解为die内串行、die间并行任务，仿真效率提升3倍；3）开发Tcl脚本适配层与OpenAPI接口，实现与主流工具设计数据库的实时同步，数据一致性从90%提升至99%；4）带领团队用正则化线性回归校准模型参数，将跨工艺模型转换准确率从85%提升至98%。
• 量化成果与价值：工具发布后支撑12个客户的7nm/14nm Chiplet项目，协同验证周期从21天缩短至7天，跨die错误率降低65%；为公司带来年营收增量3000万+，占据国内Chiplet EDA工具市场15%份额；申请2项发明专利（“跨工艺节点Chiplet模型统一表征方法”“基于MPI的Chiplet SI/PI联合仿真系统”），发表1篇ISSCC论文《面向先进封装的EDA协同验证工具设计》。

数字芯片后端时序收敛自动化优化工具开发

• 项目背景：公司AI推理芯片后端设计中，时序收敛依赖人工调整缓冲器/反相器，耗时占比达40%，且易因局部最优导致反复迭代（平均需3轮修改）。我的职责是负责时序收敛工具的核心算法模块开发，目标提升收敛自动化率与速度，缩短客户设计周期。
• 关键难题与技术：1）时序违反排序不准——传统启发式算法仅看slack值，忽略路径关联性，关键路径常被延后处理；2）寄生参数反馈慢——布局布线后提取寄生参数需15分钟，无法支撑实时优化；3）复杂时钟网络处理弱——多时钟域、时钟门控场景下，缓冲器插入策略失效，时钟skew超标率达10%。
• 核心行动与创新：1）基于随机森林开发时序违反分类模型，输入slack、fanout、逻辑层级等12维特征，优先级排序准确率从70%提升至92%；2）设计实时寄生参数缓存机制，预提取常用单元寄生参数，反馈时间从15分钟缩至1分钟；3）用最短路径树算法（图论）开发时钟网络优化引擎，针对性调整缓冲器位置，解决多时钟域skew问题。
• 量化成果与价值：工具集成至公司后端流程后，时序收敛时间从120小时缩至60小时，自动化率从55%升至85%；应用于10+个AI芯片项目，芯片良率提升8%，客户设计周期缩短30%；获公司年度“技术创新奖”，后续升级为产品模块，支撑公司数字芯片业务规模化交付。

• 因痛心于年轻人对历史的疏离，我在B站创立「古人脱口秀」栏目，用职场梗解构历史事件（如《雍正皇帝的KPI保卫战》）。通过设计「颠覆认知-史料佐证-现代共鸣」三幕剧本模板，单期视频最高收获1.7万条弹幕互动。
• 两年间栏目播放量突破180万，作品被多地中学选为教学素材。这段经历磨砺出将学术内容转化为大众语言的能力，也让我理解到真实用户反馈才是创作者的指南针。