负责公司数字芯片前端设计工具链核心模块开发，聚焦RTL综合引擎优化、时序分析算法迭代及跨工具数据接口设计，需解决复杂SoC设计中的性能瓶颈与数据一致性难题。

• 主导RTL综合引擎关键路径调度算法重构，基于Yosys开源框架与C++混合编程，引入XGBoost机器学习模型预测逻辑门级联延迟，替代传统静态时序评估方法。针对128核AI芯片设计中关键路径违例率超20%的问题，通过动态调整操作数调度策略与寄存器打包逻辑，将时序收敛时间从72小时缩短至45小时，违例率降至5%以下，支撑客户完成7nm工艺流片。
• 核心开发时序分析工具的增量计算模块，采用Tcl脚本封装Tcllib数学库与OpenTimer引擎，实现网表局部修改后的时序快速更新。针对百万门级SoC设计中全量时序分析耗时占比60%的痛点，通过建立依赖关系图缓存未变更节点的时序数据，处理变更量<10%的设计时，分析速度提升40%，内存占用降低25%，已集成至公司主力工具V3.0版本。
• 设计跨工具数据转换接口，基于OpenAccess数据库规范优化GDSII与DEF格式映射逻辑，解决物理实现工具与前端设计工具间的数据丢失问题。针对客户反馈的金属层厚度参数传递误差超5%的问题，新增三层校验机制（格式语法检查、工艺规则匹配、数值精度截断控制），数据一致率从92%提升至99.3%，支撑14nm工艺存储芯片一次性投片成功。
• 牵头工具性能调优专项，使用perf工具定位RTL综合阶段热点函数，通过循环展开与向量化指令优化C++代码，将单模块综合吞吐量从800门/秒提升至1200门/秒，年度为客户节省约2000小时设计工时，获客户年度技术创新奖。

参与模拟/混合信号芯片设计工具开发，负责SPICE仿真引擎加速、PDK参数提取及版图寄生参数验证模块实现，需保障高精度仿真与工艺适配性。

• 优化SPICE仿真器的矩阵求解器，针对10万节点电源管理芯片仿真耗时过长问题，采用稀疏矩阵LU分解算法与OpenMP多线程并行计算，将瞬态仿真时间从12小时压缩至3小时，精度损失控制在0.1%以内，支撑客户完成AEC-Q100车规级芯片验证。
• 开发PDK参数自动提取脚本，基于Python与Cadence SKILL语言，实现晶体管I-V特性、电容C-V曲线的批量提取与模型拟合。覆盖120+工艺角场景下，参数提取错误率从8%降至1.5%，减少人工校验工作量60%，被纳入公司PDK交付标准流程。
• 协同版图设计团队调试寄生参数提取工具，修复Calibre与StarRC间LVS匹配错误。通过重构网表解析规则，新增过孔电阻动态修正因子，将金属层寄生电阻提取误差从15%降至3%，助力5款DC-DC转换芯片一次性流片成功。
• 设计仿真结果可视化插件，基于Qt框架开发时序/幅频特性曲线交互界面，支持多仿真文件对比与异常点标注，客户反馈工具易用性评分从3.2（满分5）提升至4.5，成为同期工具的核心卖点。

协助完成数字芯片形式验证与测试工具的基础功能开发，参与布尔可满足性（SAT）求解器前端逻辑实现及用户场景适配。

• 开发形式验证等价性检查脚本，基于SMT-LIB语言实现逻辑映射自动比对，覆盖200+标准单元库的验证场景。针对客户反馈的异步FIFO模块等价性误判问题，新增时序弧约束建模，将误判率从5%降至0.8%，工具正式发布后首月服务10家客户。
• 优化SAT求解器前端解析模块，将Verilog网表转换为CNF公式的效率提升20%。通过设计语法树剪枝策略，减少冗余变量生成，处理百万门级设计时内存占用降低15%，支撑团队完成首款自主CPU核的形式验证。
• 编写工具测试用例与用户手册，覆盖功能测试（等价性检查、属性验证）、压力测试（1000+门级设计连续运行）及典型错误场景复现。累计完成500+测试点验证，工具发布后首季度缺陷率低于0.5%，获部门质量之星称号。
• 参与客户定制化需求开发，为某FPGA厂商实现引脚约束自动映射功能，基于正则表达式解析约束文件，生成对应网表端口映射表，将手动配置时间从2天缩短至2小时，客户满意度达9.5分（满分10）。

先进制程Chiplet异构集成EDA协同验证工具开发

• 项目背景：先进制程（7nm及以下）流片成本突破数千万美元，Chiplet异构集成成为降低设计风险的核心路径，但现有EDA工具缺乏跨die的多工艺节点协同验证能力——客户需手动拼接不同foundry的模型数据，设计周期延长20%以上，跨die信号/电源完整性错误率高达15%。我的总体职责是主导工具整体架构设计、关键模块开发及5人团队协调，目标打造支持TSMC N7/SMIC 14nm工艺、兼容OpenAccess标准的Chiplet协同验证平台，解决“跨die验证难”痛点。
• 关键难题与技术：1）多工艺节点模型异构——不同foundry的GDSII/LEF/DEF库格式、参数（如阈值电压、寄生电容）差异大，无法直接用于跨die仿真；2）SI/PI联合仿真效率低——传统串行仿真需21天，无法满足客户快速tape-out需求；3）主流工具兼容性——需与Cadence Innovus、Synopsys IC Compiler II实现设计数据双向同步，避免手动导出误差。
• 核心行动与创新：1）基于OpenAccess构建统一模型框架，定义跨工艺参数映射规则（如通过线性插值算法对齐不同foundry的寄生参数），解决模型异构问题；2）引入MPI分布式仿真引擎，将SI/PI分析拆解为die内串行、die间并行任务，仿真效率提升3倍；3）开发Tcl脚本适配层与OpenAPI接口，实现与主流工具设计数据库的实时同步，数据一致性从90%提升至99%；4）带领团队用正则化线性回归校准模型参数，将跨工艺模型转换准确率从85%提升至98%。
• 量化成果与价值：工具发布后支撑12个客户的7nm/14nm Chiplet项目，协同验证周期从21天缩短至7天，跨die错误率降低65%；为公司带来年营收增量3000万+，占据国内Chiplet EDA工具市场15%份额；申请2项发明专利（“跨工艺节点Chiplet模型统一表征方法”“基于MPI的Chiplet SI/PI联合仿真系统”），发表1篇ISSCC论文《面向先进封装的EDA协同验证工具设计》。

数字芯片后端时序收敛自动化优化工具开发

• 项目背景：公司AI推理芯片后端设计中，时序收敛依赖人工调整缓冲器/反相器，耗时占比达40%，且易因局部最优导致反复迭代（平均需3轮修改）。我的职责是负责时序收敛工具的核心算法模块开发，目标提升收敛自动化率与速度，缩短客户设计周期。
• 关键难题与技术：1）时序违反排序不准——传统启发式算法仅看slack值，忽略路径关联性，关键路径常被延后处理；2）寄生参数反馈慢——布局布线后提取寄生参数需15分钟，无法支撑实时优化；3）复杂时钟网络处理弱——多时钟域、时钟门控场景下，缓冲器插入策略失效，时钟skew超标率达10%。
• 核心行动与创新：1）基于随机森林开发时序违反分类模型，输入slack、fanout、逻辑层级等12维特征，优先级排序准确率从70%提升至92%；2）设计实时寄生参数缓存机制，预提取常用单元寄生参数，反馈时间从15分钟缩至1分钟；3）用最短路径树算法（图论）开发时钟网络优化引擎，针对性调整缓冲器位置，解决多时钟域skew问题。
• 量化成果与价值：工具集成至公司后端流程后，时序收敛时间从120小时缩至60小时，自动化率从55%升至85%；应用于10+个AI芯片项目，芯片良率提升8%，客户设计周期缩短30%；获公司年度“技术创新奖”，后续升级为产品模块，支撑公司数字芯片业务规模化交付。

支教时发现乡村小学因缺乏实验器材，科学课多停留在课本讲解。返校后联合实验室开发出百元级科学实验背包，内含20个基础实验器材。为确保可持续运营，设计配套视频课程与城乡结对系统，并培训132名大学生担任远程助教。项目覆盖9省47所学校后，学生科学兴趣评分提升35%。这段经历教会我用产品思维解决社会问题，当看到孩子们用自制望远镜发现土星光环时，我理解了教育的真谛是点燃可能性。