负责数字芯片前端设计流程中逻辑综合工具的核心时序优化模块开发与量产级性能调优，工作边界覆盖需求拆解、架构设计、C++/SystemVerilog代码实现及客户场景验证。

• 主导逻辑综合工具中时序驱动的逻辑映射模块开发，基于Tcl脚本构建自动化配置框架，结合机器学习模型（XGBoost）预测关键路径延迟，优化逻辑重组策略；解决复杂SoC设计中时序收敛效率低的问题，工具处理10亿门级芯片的时序收敛时间从8.2小时缩短至5.1小时，客户量产项目良率提升15%。
• 针对先进制程（5nm/3nm）的多模式时钟树综合（MCTS）需求，设计基于区域划分的时钟缓冲器分配算法，采用OpenAccess数据库实现跨层级时钟网络快速建模，工具支持的时钟偏斜容忍度从±50ps扩展至±80ps，适配高性能CPU/GPU芯片设计需求。
• 牵头完成模块与前端设计工具（Synopsys Design Compiler）的接口适配，编写300+UVM验证用例覆盖时序约束传递、异常中断恢复等场景，工具与主流设计流程的兼容性问题归零，获3家头部Fabless客户量产导入。
• 优化内存管理机制，通过引入分层缓存策略（LRU+预取），将工具处理百万实例级设计的峰值内存占用从12GB降至7.5GB，支持云原生部署环境下的高并发任务调度。

聚焦模拟电路设计工具的寄生参数提取模块开发，支撑7nm/5nm先进制程下的版图寄生分析，工作边界包括算法实现、多物理场数据融合及PDK适配验证。

• 基于OpenAccess数据库开发高精度版图解析引擎，解决多工艺层（金属/通孔/介质）数据异构问题，采用空间索引（R-tree）加速几何查询，工具处理10层金属层的版图数据时间从4.3小时压缩至1.4小时，支持FinFET结构的三维寄生电容提取。
• 改进传统矩量法（MoM）电容提取算法，引入边界元法（BEM）修正边缘场效应，提取精度较行业标准工具（Calibre xRC）提升22%，满足射频LNA电路对寄生参数±1%误差的严苛要求，已应用于5G基站芯片设计。
• 构建寄生参数与电特性仿真的联动验证流程，开发自动化对比脚本（Python+Matlab），累计生成500+测试用例覆盖不同器件尺寸与版图布局，确保工具输出与HSPICE仿真结果匹配度达99.3%，通过台积电5nm PDK认证。
• 优化并行计算框架，利用MPI分布式计算将百万网格节点的提取任务耗时从12小时降至3.5小时，支持客户大规模流片前的快速迭代验证。

参与数字后端实现工具的布局布线基础模块开发，支撑中低端消费电子芯片（如MCU/传感器）的低功耗设计需求，工作边界包括算法辅助工具开发、问题定位及用户需求转化。

• 使用Python开发布局阶段的冲突检测工具，通过图论算法（最大独立集）识别电源地网络短路风险点，将人工排查时间从日均4小时降至0.8小时，助力团队承接更多并行项目。
• 协助优化路由器的分支限界搜索策略，引入A*算法改进路径代价函数（融合线宽/间距约束），局部布线完成率从75%提升至88%，支撑客户完成首款车规级传感器的流片。
• 基于Tcl脚本开发版图可视化调试插件，集成时序违例、密度热点标注功能，客户反馈工具易用性评分从3.8（满分5）提升至4.6，推动公司获得2家中小IC设计公司长期合作。
• 参与用户需求调研，提炼中小设计公司对“快速原型验证”的核心诉求，主导开发轻量级布局预览工具，内存占用降低65%，上线后3个月内覆盖15个客户项目。

毫米波模拟电路寄生参数提取工具优化项目

• 项目背景：公司现有模拟电路寄生参数提取工具基于传统矩量法（MoM），面对客户毫米波模拟芯片（如28GHz PA、39GHz LNA）的复杂版图（16层金属、线宽<1μm、密集过孔），存在单版图提取时间长（平均4.5小时）、高频精度不足（电容误差>8%、电感误差>10%）的问题，导致客户流片失败率高达28%。我的核心职责是主导工具的算法优化与工程落地，目标是提升精度至电容<6%、电感<7%，并将提取时间缩短至3小时内。
• 关键难题：1. 传统MoM在处理高aspect ratio金属结构和密集过孔时，网格剖分不均匀导致方程组求解收敛慢；2. 高频下边界条件近似误差大，无法准确捕捉趋肤效应与介质损耗；3. 工具与前端原理图工具（CapGen）无数据联动，版图修改后需手动重新提取，重复劳动占比40%。
• 核心行动：1. 提出“基于电流密度的自适应网格细化（AMR）算法”——通过前置电流密度仿真识别高损耗区域，将该区域网格密度提升3倍，整体网格数量仅增加15%，解决收敛慢问题；2. 引入边界元法（BEM）修正MoM的格林函数，纳入趋肤深度与介质损耗的高频修正项，提升高频精度；3. 设计RESTful API接口，打通CapGen与寄生提取工具的数据链路，实现版图修改后自动触发提取流程，消除手动干预。
• 项目成果：1. 精度指标：电容误差降至5.1%、电感误差降至6.3%，满足毫米波芯片设计要求；2. 效率提升：单版图提取时间从4.5小时缩短至2.6小时，降幅42%；3. 业务价值：客户流片失败率从28%降至11%，支撑公司完成15个毫米波模拟芯片项目，带动营收增长2200万元；4. 工具地位：成为公司模拟EDA套件核心模块，国内毫米波模拟芯片客户市场占有率达8%。

射频电路电气-几何一致性验证工具开发项目

• 项目背景：公司射频EDA工具链缺乏版图与电气性能的联动验证功能，客户反馈射频放大器、混频器的版图匹配误差常导致增益平坦度下降（>1dB）或噪声系数恶化（>0.5dB），需手动仿真验证，效率极低。我的职责是负责工具的需求调研、算法设计与原型开发，目标是实现“版图修改→自动验证电气一致性”的闭环，降低客户手动工作量。
• 关键难题：1. 传统几何比对仅检查版图形状，无法关联电磁性能，需依赖人工仿真；2. 射频器件寄生效应（互感、衬底耦合）会改变S参数，现有工具无法量化其影响；3. 大规模射频版图（含数百个匹配器件）的仿真时间长，无法满足快速迭代需求。
• 核心行动：1. 提出“电气-几何联合验证算法”——提取版图寄生参数（S参数、寄生电容/电感），与原设计目标S参数对比，设定增益偏差<0.3dB、噪声系数偏差<0.2dB的阈值，实现自动化一致性判断；2. 构建多物理场耦合模型，将热分布对器件参数的影响纳入验证，解决高温环境下的性能漂移问题；3. 采用OpenMP并行计算优化电磁仿真流程，将大规模版图验证时间缩短50%。
• 项目成果：1. 功能价值：实现一站式电气-几何一致性验证，匹配误差检测率从65%提升至93%，减少客户80%的手动验证工作量；2. 业务贡献：支撑公司射频EDA套件完善，吸引6个射频芯片客户（如某5G小基站芯片厂商），带来营收850万元；3. 客户反馈：满意度评分从4.2升至4.7（满分5分），成为公司射频工具链的差异化卖点。

• 因痛心于年轻人对历史的疏离，我在B站创立「古人脱口秀」栏目，用职场梗解构历史事件（如《雍正皇帝的KPI保卫战》）。通过设计「颠覆认知-史料佐证-现代共鸣」三幕剧本模板，单期视频最高收获1.7万条弹幕互动。
• 两年间栏目播放量突破180万，作品被多地中学选为教学素材。这段经历磨砺出将学术内容转化为大众语言的能力，也让我理解到真实用户反馈才是创作者的指南针。