负责数字芯片EDA工具链中RTL综合与物理实现协同优化模块的架构设计与核心开发，支撑5nm/3nm先进制程芯片设计流程的高效迭代，覆盖从逻辑综合到布局布线的全流程协同验证。

• 主导5nm工艺下RTL综合工具的时序驱动优化模块开发，基于C++与OpenROAD框架，针对百万门级SoC设计中复杂时钟网络导致的时序收敛延迟问题，创新性引入XGBoost机器学习模型预测关键路径延迟，结合动态逻辑映射策略调整单元放置优先级，将时序收敛时间从12小时缩短至6.5小时，支撑某头部AI芯片客户流片成功率提升18%，获项目组技术创新一等奖。
• 核心开发物理实现与RTL综合的协同接口，设计跨阶段数据一致性校验机制——通过Tcl脚本自动化比对综合后网表与布局布线前的寄生参数（StarRC提取），解决因工艺偏差导致的时序反标误差问题，将数据偏差率从7%降至1.2%，直接保障某5G基带芯片客户一次性流片成功，节省流片成本超2000万元。
• 优化综合工具的多线程并行计算架构，基于OpenMP重构任务调度算法，提出动态负载均衡策略（根据单元复杂度分配线程资源），将多核CPU利用率从65%提升至88%，在1000万门级自动驾驶芯片设计中，综合运行时间缩短40%，该优化方案被纳入公司下一代工具的标准配置。
• 主导解决先进制程下的多模式时钟树综合（MCTS）兼容性问题，通过分析FinFET工艺下寄生电容分布特性，改进时钟缓冲器选择算法（引入基于工艺库的Cmax/Cmin动态阈值），使时钟偏斜（Skew）从±15ps优化至±8ps，满足某高性能计算芯片客户的亚皮秒级时序要求。

负责模拟/混合信号芯片EDA工具中物理验证（DRC/LVS）模块的功能开发与性能调优，支撑14nm及以上制程的模拟芯片设计验证，覆盖从版图规则检查到网表比对的全流程。

• 主导DRC检查工具的核心规则引擎开发，基于C++实现28nm工艺下12类自定义设计规则（如金属密度≥40%、过孔间距≥0.3μm）的自动解析与验证，通过优化规则树的遍历算法（从深度递归改为广度优先+剪枝策略），将单晶圆层DRC检查时间从45分钟缩短至18分钟，支撑客户每月20+款模拟芯片的批量验证需求。
• 开发LVS比对的差异分析模块，设计基于改进Ullmann算法的图匹配方案（引入晶体管类型与连接关系的加权因子），解决复杂模拟电路中因版图修调导致的网表不一致高误报问题，将误报率从22%降至5%，某电源管理芯片客户的验证周期从7天缩短至3天，客户满意度评分提升至4.9/5。
• 优化工具的并行计算框架，集成MPI实现多节点分布式验证，在12层金属互连的MEMS传感器芯片验证中，LVS检查时间从12小时压缩至3.5小时，成功支撑客户紧急流片需求，获客户技术团队书面致谢。
• 主导解决深亚微米工艺下的DRC规则冲突问题，通过建立工艺规则库的优先级矩阵（结合设计意图与制造可行性），开发规则冲突自动消解模块，将人工干预率从35%降至8%，某射频芯片客户的版图修改次数减少40%。

参与数字芯片EDA工具的基础功能开发与测试，协助完成小容量设计（万门级）的综合与验证流程调试，积累EDA工具开发全流程经验。

• 协助开发RTL综合工具的简单逻辑优化插件，使用Python实现基础逻辑门替换规则库（覆盖与非门转或非门、冗余反相器消除等10类场景），经测试可将万门级设计的面积减少8%，为后续工具扩展小容量设计支持奠定基础。
• 参与物理验证工具的测试用例设计，基于Calibre平台搭建模拟电路验证环境，编写50+组DRC/LVS测试向量（覆盖阱区接触、金属层间距等关键结构），帮助团队发现工具在深亚微米工艺下的3处规则解析漏洞，提前规避潜在流片风险。
• 优化工具的日志分析脚本，使用Shell结合正则表达式自动提取关键错误信息（如DRC违反坐标、LVS不匹配节点），将问题定位时间从平均2小时缩短至20分钟，显著提升团队调试效率，获实习期间“优秀贡献奖”。

先进制程（5nm及以下）多物理场耦合仿真工具开发项目

• 项目背景：随着芯片制程向5nm及以下推进，异质集成（如CoWoS、InFO）带来的电热-应力强耦合效应严重制约芯片性能与可靠性，头部晶圆厂亟需一款能精准预测多物理场交互的仿真工具。项目目标：开发支持先进工艺的多物理场耦合仿真引擎，实现电热-应力耦合的快速精准模拟，支撑先进封装设计。我的职责：主导电热-应力耦合子系统的架构设计与核心算法实现，对接客户需求并验证仿真结果。
• 关键难题：传统有限元工具处理TSV阵列、微凸点等异质结构时，存在网格划分粗细不均导致的收敛慢（单case需72小时以上）、多物理场耦合误差大（温度预测误差超5%）等问题；且现有算法无法适配5nm工艺下的量子隧穿等新物理机制。
• 核心行动与创新：1. 提出“分层弱耦合+动态精度修正”策略，将强耦合问题拆解为电热层（快速求解温度）与应力层（基于温度修正应力），降低计算复杂度；2. 设计基于GAN的非结构化网格质量预测模型，提前优化易发散网格，将网格划分时间缩短60%；3. 引入MPI+OpenMP混合并行框架，实现耦合方程分布式求解，提升效率。
• 项目成果：1. 电热-应力仿真精度较主流工具提升30%（温度误差≤2%，应力误差≤1.5%）；2. 单case计算时间从72小时缩至43小时（降幅40%）；3. 支持3家晶圆厂5nm CoWoS封装设计，解决TSV热膨胀导致的信号完整性问题；4. 项目获公司年度技术创新一等奖，我晋升为高级工程师，负责后续版本迭代。

面向AI芯片的高扇出时钟网络时序分析工具优化项目

• 项目背景：AI芯片（GPU、TPU）的高扇出时钟网络（H树、Mesh）因寄生参数复杂、多模式多角落（MMMC）需求多，传统工具常出现时序收敛困难、分析时间长，无法满足高带宽低延迟设计要求。项目目标：优化时序分析模块的寄生提取与时序计算效率，提升高扇出网络的分析精度与速度。我的职责：负责寄生参数提取算法优化与MMMC并行框架实现，配合前端完成功能集成。
• 关键难题：1. 高扇出网络百万级节点的寄生提取耗时久（单网络12小时以上）且误差大（时序偏差超8%）；2. MMMC分析需遍历数十种工艺角，串行计算效率极低，无法支撑快速迭代。
• 核心行动与创新：1. 采用基于模型的寄生参数提取（MBPE）+随机森林机器学习，构建代理模型预测未提取节点寄生值，将提取时间缩至4.5小时；2. 设计并行MMMC框架，将不同场景任务分配至分布式集群，实现任务级并行；3. 优化符号化时序弧计算，减少重复计算量。
• 项目成果：1. 时序分析误差从8%降至3%以内，满足客户精度要求；2. MMMC分析时间从24小时缩至11小时（降幅54%），支持客户每周2次设计迭代；3. 工具应用于2家AI芯片公司流片项目，解决时钟skew过大导致的性能瓶颈；4. 我获部门优秀员工，后续参与更多AI芯片工具开发。

支教时发现乡村小学因缺乏实验器材，科学课多停留在课本讲解。返校后联合实验室开发出百元级科学实验背包，内含20个基础实验器材。为确保可持续运营，设计配套视频课程与城乡结对系统，并培训132名大学生担任远程助教。项目覆盖9省47所学校后，学生科学兴趣评分提升35%。这段经历教会我用产品思维解决社会问题，当看到孩子们用自制望远镜发现土星光环时，我理解了教育的真谛是点燃可能性。