负责数字芯片EDA工具链中RTL综合与物理实现协同优化模块的架构设计与核心开发，支撑5nm/3nm先进制程芯片设计流程的高效迭代，覆盖从逻辑综合到布局布线的全流程协同验证。

• 主导5nm工艺下RTL综合工具的时序驱动优化模块开发，基于C++与OpenROAD框架，针对百万门级SoC设计中复杂时钟网络导致的时序收敛延迟问题，创新性引入XGBoost机器学习模型预测关键路径延迟，结合动态逻辑映射策略调整单元放置优先级，将时序收敛时间从12小时缩短至6.5小时，支撑某头部AI芯片客户流片成功率提升18%，获项目组技术创新一等奖。
• 核心开发物理实现与RTL综合的协同接口，设计跨阶段数据一致性校验机制——通过Tcl脚本自动化比对综合后网表与布局布线前的寄生参数（StarRC提取），解决因工艺偏差导致的时序反标误差问题，将数据偏差率从7%降至1.2%，直接保障某5G基带芯片客户一次性流片成功，节省流片成本超2000万元。
• 优化综合工具的多线程并行计算架构，基于OpenMP重构任务调度算法，提出动态负载均衡策略（根据单元复杂度分配线程资源），将多核CPU利用率从65%提升至88%，在1000万门级自动驾驶芯片设计中，综合运行时间缩短40%，该优化方案被纳入公司下一代工具的标准配置。
• 主导解决先进制程下的多模式时钟树综合（MCTS）兼容性问题，通过分析FinFET工艺下寄生电容分布特性，改进时钟缓冲器选择算法（引入基于工艺库的Cmax/Cmin动态阈值），使时钟偏斜（Skew）从±15ps优化至±8ps，满足某高性能计算芯片客户的亚皮秒级时序要求。

负责模拟/混合信号芯片EDA工具中物理验证（DRC/LVS）模块的功能开发与性能调优，支撑14nm及以上制程的模拟芯片设计验证，覆盖从版图规则检查到网表比对的全流程。

• 主导DRC检查工具的核心规则引擎开发，基于C++实现28nm工艺下12类自定义设计规则（如金属密度≥40%、过孔间距≥0.3μm）的自动解析与验证，通过优化规则树的遍历算法（从深度递归改为广度优先+剪枝策略），将单晶圆层DRC检查时间从45分钟缩短至18分钟，支撑客户每月20+款模拟芯片的批量验证需求。
• 开发LVS比对的差异分析模块，设计基于改进Ullmann算法的图匹配方案（引入晶体管类型与连接关系的加权因子），解决复杂模拟电路中因版图修调导致的网表不一致高误报问题，将误报率从22%降至5%，某电源管理芯片客户的验证周期从7天缩短至3天，客户满意度评分提升至4.9/5。
• 优化工具的并行计算框架，集成MPI实现多节点分布式验证，在12层金属互连的MEMS传感器芯片验证中，LVS检查时间从12小时压缩至3.5小时，成功支撑客户紧急流片需求，获客户技术团队书面致谢。
• 主导解决深亚微米工艺下的DRC规则冲突问题，通过建立工艺规则库的优先级矩阵（结合设计意图与制造可行性），开发规则冲突自动消解模块，将人工干预率从35%降至8%，某射频芯片客户的版图修改次数减少40%。

参与数字芯片EDA工具的基础功能开发与测试，协助完成小容量设计（万门级）的综合与验证流程调试，积累EDA工具开发全流程经验。

• 协助开发RTL综合工具的简单逻辑优化插件，使用Python实现基础逻辑门替换规则库（覆盖与非门转或非门、冗余反相器消除等10类场景），经测试可将万门级设计的面积减少8%，为后续工具扩展小容量设计支持奠定基础。
• 参与物理验证工具的测试用例设计，基于Calibre平台搭建模拟电路验证环境，编写50+组DRC/LVS测试向量（覆盖阱区接触、金属层间距等关键结构），帮助团队发现工具在深亚微米工艺下的3处规则解析漏洞，提前规避潜在流片风险。
• 优化工具的日志分析脚本，使用Shell结合正则表达式自动提取关键错误信息（如DRC违反坐标、LVS不匹配节点），将问题定位时间从平均2小时缩短至20分钟，显著提升团队调试效率，获实习期间“优秀贡献奖”。

面向7nm工艺的数字芯片时序收敛工具链优化项目

• 7nm工艺节点下，数字芯片面临工艺变异（OCV/AOCV）复杂度高、多模式多角落（MMMC）耦合严重、传统时序工具收敛效率低（平均12小时/轮次）的痛点，项目目标是重构时序分析引擎与收敛策略，支撑10亿门以上规模7nm设计的快速时序收敛；我在项目中主导时序分析核心模块重构及MMMC收敛策略优化，对接客户（某头部晶圆厂）的先进工艺需求。
• 项目遇到三大技术挑战：1）传统基于静态查找表的工艺变异时序计算，无法应对7nm下工艺参数的非线性波动，计算耗时占比超40%；2）MMMC场景下20+模式耦合导致收敛迭代次数激增（平均8轮）；3）现有增量时序更新算法依赖全图重建，对大规模设计的更新延迟高（>2小时/修改）；技术上整合了机器学习（PyTorch LSTM模型）与时序图论（改进Delta-Clock算法）。
• 针对工艺变异，我牵头收集100+颗7nm量产芯片的实测数据，训练LSTM模型预测不同工艺角下的时序偏差，替代传统查找表，将变异计算耗时降低60%；针对MMMC，设计模式聚类算法（基于DBSCAN识别模式相似性），将20+模式聚合成5个典型组合，耦合度下降70%；针对增量更新，实现分层时序图遍历策略——仅更新受修改影响的时钟域与路径，而非全图重建。
• 项目成果：工具的7nm工艺支持率从70%提升至95%，时序收敛时间缩短45%（至6.6小时/轮次），支持的最大设计规模从5亿门扩展到20亿门；直接支撑客户完成3款7nm AI芯片的一次性流片成功，帮助其流片周期缩短2个月、成本降低30%；我个人主导了2个核心模块的重构，申请2项发明专利（一种基于LSTM的工艺变异时序预测方法、改进的增量时序更新算法）。

面向AI芯片的高性能动态功耗分析工具开发

• AI芯片（如GPU/TPU）因稀疏计算、流水线架构及多电源域设计，传统静态功耗估算工具误差超15%，无法捕捉动态开关活动与电源交互，导致流片后功耗超标；项目目标是开发支持动态场景、多电源域的功耗分析工具，精度达到95%以上；我在项目中负责功耗模型开发、仿真加速模块及前端工具接口适配，是功耗分析核心逻辑的主要实现者。
• 项目难点：1）AI芯片的稀疏计算与流水线导致动态功耗波动大，传统周期精确仿真效率低（单轮仿真需48小时）；2）多电源域（CPU核/GPU核/缓存）的静态漏电与动态开关功耗叠加，建模难度高；3）与前端设计工具（Synopsys Design Compiler）的网表格式兼容性差，导入失败率达30%。
• 技术上采用事务级建模（TLM）抽象AI芯片的流水线与稀疏计算单元，将仿真粒度从门级提升至模块级；基于SystemC搭建多电源域分层模型，整合静态漏电（BSIM4模型）与动态开关功耗（基于翻转率的电容充放电计算）；开发Huffman编码的功耗数据压缩算法，减少存储占用50%。
• 项目成果：工具的动态功耗分析精度提升至95.2%，仿真时间缩短60%（至19小时/轮次）；支持某头部AI芯片公司的GPU设计，提前发现3处电源域交叉的功耗热点（峰值功耗超标12%），避免了流片失败；工具被纳入公司AI芯片EDA工具链，我个人获公司“技术创新奖”，并主导完成与Design Compiler的接口适配，数据导入成功率提升至99%。

• 因痛心于年轻人对历史的疏离，我在B站创立「古人脱口秀」栏目，用职场梗解构历史事件（如《雍正皇帝的KPI保卫战》）。通过设计「颠覆认知-史料佐证-现代共鸣」三幕剧本模板，单期视频最高收获1.7万条弹幕互动。
• 两年间栏目播放量突破180万，作品被多地中学选为教学素材。这段经历磨砺出将学术内容转化为大众语言的能力，也让我理解到真实用户反馈才是创作者的指南针。