负责数字芯片EDA工具链中时序分析引擎的核心模块开发与性能优化，支撑7nm及以下先进制程复杂SoC设计的时序收敛需求，覆盖时钟网络分析、跨时钟域路径检测、多模式多角落（MMMC）场景下的时序计算等关键功能。

• 主导开发基于图神经网络（GNN）的时钟树时序预测算法，针对传统静态时序分析（STA）工具在超大规模设计中预测延迟高的痛点，通过PyTorch Geometric构建时钟缓冲器特性特征图，结合SPICE网表提取寄生参数，将时钟树插入延迟预测误差从±15%压缩至±3%，支撑某旗舰手机SoC项目时钟收敛周期从12轮缩短至5轮。
• 优化多模式时序计算引擎的并行调度策略，基于OpenMP重构任务分发逻辑，引入动态负载均衡机制，解决传统主从式调度在高并发场景下的资源争用问题，工具在100+场景并行计算时吞吐量提升60%，成功支撑某AI芯片客户的多模态训练芯片时序验证需求。
• 设计增量式时序更新接口，针对反复修改的局部电路导致全芯片重算的低效问题，采用哈希指纹标记时序敏感节点，仅对受影响路径进行重分析，将小范围修改后的时序更新时间从平均8分钟降至45秒，该功能被纳入工具V3.2版本核心卖点。
• 攻关5nm工艺下的变长互连线延迟计算精度问题，联合工艺厂商获取FinFET器件模型，改进Elmore延迟模型的线间耦合电容补偿项，经300+测试结构验证，关键路径延迟计算误差从±8%降至±2%，助力某GPU客户解决高频下建立时间违例问题。

参与数字逻辑综合工具的优化算法开发，聚焦面积-功耗-时序（PPT）多目标优化模块，支撑14nm及以上制程消费电子芯片的逻辑综合需求，覆盖算子融合、寄存器分配、逻辑映射等关键步骤。

• 主导实现基于强化学习的寄存器分配策略，构建状态空间为寄存器使用量、关键路径延迟、扇出负载的多维奖励函数，通过PPO算法训练策略网络，相比传统图着色算法，关键路径延迟降低12%，寄存器总数减少9%，在某智能手表主控芯片项目中实现PPA综合指标提升18%。
• 开发时序驱动的逻辑映射优化模块，针对传统启发式算法在大规模设计中局部最优问题，引入模拟退火机制结合工艺库延迟分布概率模型，使逻辑映射后的时序违例率从15%降至3%，支撑某平板AP芯片的一次性流片成功。
• 优化算子融合决策流程，设计基于代价估算的预筛选机制，通过提取操作数位宽、控制信号复杂度等20+特征，将候选融合组合从百万级缩减至十万级，算子融合阶段运行时间缩短55%，同时保持融合收益不变。
• 搭建自动化回归测试平台，集成HSPICE与工具结果对比脚本，覆盖5000+标准单元测试向量，提前发现3类边界条件下的时序计算错误，将工具发布前的P0级bug数量从每月7个降至1个以内。

协助完成数字后端布局布线工具的基础功能验证与性能调优，重点参与物理验证（DRC/LVS）前置检查模块的开发，支撑成熟制程（28nm/40nm）电源管理芯片的设计交付。

• 设计布局拥塞热点检测算法，基于网格密度统计与路径搜索失败率，开发动态阈值预警模块，提前识别90%以上的局部拥塞区域，工具布局阶段的拥塞提示准确率从70%提升至92%，减少后续布线阶段的反复修改次数。
• 参与LVS比对引擎的规则文件解析器开发，使用ANTLR4构建语法树，支持自定义验证规则扩展，解决原有工具仅能处理标准规则的限制，帮助客户完成含特殊保护电路的电源管理芯片LVS通过率从85%提升至99%。
• 优化寄生参数提取的预处理流程，针对重复提取相同模块的低效问题，实现基于MD5哈希的模块级缓存，提取时间从单模块5分钟降至40秒，工具整体运行效率提升20%。
• 编写30+页《数字后端工具常见问题排查指南》，覆盖布局布线报错、时序违反定位等高频问题，内部培训后新员工问题解决效率提升40%，获部门“最佳实习贡献奖”。

毫米波模拟电路寄生参数提取工具优化项目

• 项目背景：公司现有模拟电路寄生参数提取工具基于传统矩量法（MoM），面对客户毫米波模拟芯片（如28GHz PA、39GHz LNA）的复杂版图（16层金属、线宽<1μm、密集过孔），存在单版图提取时间长（平均4.5小时）、高频精度不足（电容误差>8%、电感误差>10%）的问题，导致客户流片失败率高达28%。我的核心职责是主导工具的算法优化与工程落地，目标是提升精度至电容<6%、电感<7%，并将提取时间缩短至3小时内。
• 关键难题：1. 传统MoM在处理高aspect ratio金属结构和密集过孔时，网格剖分不均匀导致方程组求解收敛慢；2. 高频下边界条件近似误差大，无法准确捕捉趋肤效应与介质损耗；3. 工具与前端原理图工具（CapGen）无数据联动，版图修改后需手动重新提取，重复劳动占比40%。
• 核心行动：1. 提出“基于电流密度的自适应网格细化（AMR）算法”——通过前置电流密度仿真识别高损耗区域，将该区域网格密度提升3倍，整体网格数量仅增加15%，解决收敛慢问题；2. 引入边界元法（BEM）修正MoM的格林函数，纳入趋肤深度与介质损耗的高频修正项，提升高频精度；3. 设计RESTful API接口，打通CapGen与寄生提取工具的数据链路，实现版图修改后自动触发提取流程，消除手动干预。
• 项目成果：1. 精度指标：电容误差降至5.1%、电感误差降至6.3%，满足毫米波芯片设计要求；2. 效率提升：单版图提取时间从4.5小时缩短至2.6小时，降幅42%；3. 业务价值：客户流片失败率从28%降至11%，支撑公司完成15个毫米波模拟芯片项目，带动营收增长2200万元；4. 工具地位：成为公司模拟EDA套件核心模块，国内毫米波模拟芯片客户市场占有率达8%。

射频电路电气-几何一致性验证工具开发项目

• 项目背景：公司射频EDA工具链缺乏版图与电气性能的联动验证功能，客户反馈射频放大器、混频器的版图匹配误差常导致增益平坦度下降（>1dB）或噪声系数恶化（>0.5dB），需手动仿真验证，效率极低。我的职责是负责工具的需求调研、算法设计与原型开发，目标是实现“版图修改→自动验证电气一致性”的闭环，降低客户手动工作量。
• 关键难题：1. 传统几何比对仅检查版图形状，无法关联电磁性能，需依赖人工仿真；2. 射频器件寄生效应（互感、衬底耦合）会改变S参数，现有工具无法量化其影响；3. 大规模射频版图（含数百个匹配器件）的仿真时间长，无法满足快速迭代需求。
• 核心行动：1. 提出“电气-几何联合验证算法”——提取版图寄生参数（S参数、寄生电容/电感），与原设计目标S参数对比，设定增益偏差<0.3dB、噪声系数偏差<0.2dB的阈值，实现自动化一致性判断；2. 构建多物理场耦合模型，将热分布对器件参数的影响纳入验证，解决高温环境下的性能漂移问题；3. 采用OpenMP并行计算优化电磁仿真流程，将大规模版图验证时间缩短50%。
• 项目成果：1. 功能价值：实现一站式电气-几何一致性验证，匹配误差检测率从65%提升至93%，减少客户80%的手动验证工作量；2. 业务贡献：支撑公司射频EDA套件完善，吸引6个射频芯片客户（如某5G小基站芯片厂商），带来营收850万元；3. 客户反馈：满意度评分从4.2升至4.7（满分5分），成为公司射频工具链的差异化卖点。

• 因痛心于年轻人对历史的疏离，我在B站创立「古人脱口秀」栏目，用职场梗解构历史事件（如《雍正皇帝的KPI保卫战》）。通过设计「颠覆认知-史料佐证-现代共鸣」三幕剧本模板，单期视频最高收获1.7万条弹幕互动。
• 两年间栏目播放量突破180万，作品被多地中学选为教学素材。这段经历磨砺出将学术内容转化为大众语言的能力，也让我理解到真实用户反馈才是创作者的指南针。