负责数字芯片EDA工具链中时序分析引擎的核心模块开发与性能优化，支撑7nm及以下先进制程复杂SoC设计的时序收敛需求，覆盖时钟网络分析、跨时钟域路径检测、多模式多角落（MMMC）场景下的时序计算等关键功能。

• 主导开发基于图神经网络（GNN）的时钟树时序预测算法，针对传统静态时序分析（STA）工具在超大规模设计中预测延迟高的痛点，通过PyTorch Geometric构建时钟缓冲器特性特征图，结合SPICE网表提取寄生参数，将时钟树插入延迟预测误差从±15%压缩至±3%，支撑某旗舰手机SoC项目时钟收敛周期从12轮缩短至5轮。
• 优化多模式时序计算引擎的并行调度策略，基于OpenMP重构任务分发逻辑，引入动态负载均衡机制，解决传统主从式调度在高并发场景下的资源争用问题，工具在100+场景并行计算时吞吐量提升60%，成功支撑某AI芯片客户的多模态训练芯片时序验证需求。
• 设计增量式时序更新接口，针对反复修改的局部电路导致全芯片重算的低效问题，采用哈希指纹标记时序敏感节点，仅对受影响路径进行重分析，将小范围修改后的时序更新时间从平均8分钟降至45秒，该功能被纳入工具V3.2版本核心卖点。
• 攻关5nm工艺下的变长互连线延迟计算精度问题，联合工艺厂商获取FinFET器件模型，改进Elmore延迟模型的线间耦合电容补偿项，经300+测试结构验证，关键路径延迟计算误差从±8%降至±2%，助力某GPU客户解决高频下建立时间违例问题。

参与数字逻辑综合工具的优化算法开发，聚焦面积-功耗-时序（PPT）多目标优化模块，支撑14nm及以上制程消费电子芯片的逻辑综合需求，覆盖算子融合、寄存器分配、逻辑映射等关键步骤。

• 主导实现基于强化学习的寄存器分配策略，构建状态空间为寄存器使用量、关键路径延迟、扇出负载的多维奖励函数，通过PPO算法训练策略网络，相比传统图着色算法，关键路径延迟降低12%，寄存器总数减少9%，在某智能手表主控芯片项目中实现PPA综合指标提升18%。
• 开发时序驱动的逻辑映射优化模块，针对传统启发式算法在大规模设计中局部最优问题，引入模拟退火机制结合工艺库延迟分布概率模型，使逻辑映射后的时序违例率从15%降至3%，支撑某平板AP芯片的一次性流片成功。
• 优化算子融合决策流程，设计基于代价估算的预筛选机制，通过提取操作数位宽、控制信号复杂度等20+特征，将候选融合组合从百万级缩减至十万级，算子融合阶段运行时间缩短55%，同时保持融合收益不变。
• 搭建自动化回归测试平台，集成HSPICE与工具结果对比脚本，覆盖5000+标准单元测试向量，提前发现3类边界条件下的时序计算错误，将工具发布前的P0级bug数量从每月7个降至1个以内。

协助完成数字后端布局布线工具的基础功能验证与性能调优，重点参与物理验证（DRC/LVS）前置检查模块的开发，支撑成熟制程（28nm/40nm）电源管理芯片的设计交付。

• 设计布局拥塞热点检测算法，基于网格密度统计与路径搜索失败率，开发动态阈值预警模块，提前识别90%以上的局部拥塞区域，工具布局阶段的拥塞提示准确率从70%提升至92%，减少后续布线阶段的反复修改次数。
• 参与LVS比对引擎的规则文件解析器开发，使用ANTLR4构建语法树，支持自定义验证规则扩展，解决原有工具仅能处理标准规则的限制，帮助客户完成含特殊保护电路的电源管理芯片LVS通过率从85%提升至99%。
• 优化寄生参数提取的预处理流程，针对重复提取相同模块的低效问题，实现基于MD5哈希的模块级缓存，提取时间从单模块5分钟降至40秒，工具整体运行效率提升20%。
• 编写30+页《数字后端工具常见问题排查指南》，覆盖布局布线报错、时序违反定位等高频问题，内部培训后新员工问题解决效率提升40%，获部门“最佳实习贡献奖”。

先进制程（5nm及以下）多物理场耦合仿真工具开发项目

• 项目背景：随着芯片制程向5nm及以下推进，异质集成（如CoWoS、InFO）带来的电热-应力强耦合效应严重制约芯片性能与可靠性，头部晶圆厂亟需一款能精准预测多物理场交互的仿真工具。项目目标：开发支持先进工艺的多物理场耦合仿真引擎，实现电热-应力耦合的快速精准模拟，支撑先进封装设计。我的职责：主导电热-应力耦合子系统的架构设计与核心算法实现，对接客户需求并验证仿真结果。
• 关键难题：传统有限元工具处理TSV阵列、微凸点等异质结构时，存在网格划分粗细不均导致的收敛慢（单case需72小时以上）、多物理场耦合误差大（温度预测误差超5%）等问题；且现有算法无法适配5nm工艺下的量子隧穿等新物理机制。
• 核心行动与创新：1. 提出“分层弱耦合+动态精度修正”策略，将强耦合问题拆解为电热层（快速求解温度）与应力层（基于温度修正应力），降低计算复杂度；2. 设计基于GAN的非结构化网格质量预测模型，提前优化易发散网格，将网格划分时间缩短60%；3. 引入MPI+OpenMP混合并行框架，实现耦合方程分布式求解，提升效率。
• 项目成果：1. 电热-应力仿真精度较主流工具提升30%（温度误差≤2%，应力误差≤1.5%）；2. 单case计算时间从72小时缩至43小时（降幅40%）；3. 支持3家晶圆厂5nm CoWoS封装设计，解决TSV热膨胀导致的信号完整性问题；4. 项目获公司年度技术创新一等奖，我晋升为高级工程师，负责后续版本迭代。

面向AI芯片的高扇出时钟网络时序分析工具优化项目

• 项目背景：AI芯片（GPU、TPU）的高扇出时钟网络（H树、Mesh）因寄生参数复杂、多模式多角落（MMMC）需求多，传统工具常出现时序收敛困难、分析时间长，无法满足高带宽低延迟设计要求。项目目标：优化时序分析模块的寄生提取与时序计算效率，提升高扇出网络的分析精度与速度。我的职责：负责寄生参数提取算法优化与MMMC并行框架实现，配合前端完成功能集成。
• 关键难题：1. 高扇出网络百万级节点的寄生提取耗时久（单网络12小时以上）且误差大（时序偏差超8%）；2. MMMC分析需遍历数十种工艺角，串行计算效率极低，无法支撑快速迭代。
• 核心行动与创新：1. 采用基于模型的寄生参数提取（MBPE）+随机森林机器学习，构建代理模型预测未提取节点寄生值，将提取时间缩至4.5小时；2. 设计并行MMMC框架，将不同场景任务分配至分布式集群，实现任务级并行；3. 优化符号化时序弧计算，减少重复计算量。
• 项目成果：1. 时序分析误差从8%降至3%以内，满足客户精度要求；2. MMMC分析时间从24小时缩至11小时（降幅54%），支持客户每周2次设计迭代；3. 工具应用于2家AI芯片公司流片项目，解决时钟skew过大导致的性能瓶颈；4. 我获部门优秀员工，后续参与更多AI芯片工具开发。

• 因痛心于年轻人对历史的疏离，我在B站创立「古人脱口秀」栏目，用职场梗解构历史事件（如《雍正皇帝的KPI保卫战》）。通过设计「颠覆认知-史料佐证-现代共鸣」三幕剧本模板，单期视频最高收获1.7万条弹幕互动。
• 两年间栏目播放量突破180万，作品被多地中学选为教学素材。这段经历磨砺出将学术内容转化为大众语言的能力，也让我理解到真实用户反馈才是创作者的指南针。