负责7nm及以下先进工艺节点数字芯片物理实现工具链中布局布线（P&R）模块的核心开发与优化，主导解决多模式多电压（MMMV）设计场景下的布线拥塞与时序收敛难题，支撑客户流片项目落地。

• 主导7nm工艺P&R工具的MMMV布线策略升级，针对AI芯片多电压域交叉布局场景，提出基于电压感知的动态布线优先级算法（融合OpenAccess数据库电压属性与Tcl脚本实时调度），将关键路径上的布线拥塞指数从1.8降至1.2（行业标准≤1.5），支撑某头部AI芯片客户完成首版流片，时序裕量提升25%。
• 优化工具的DRC/LVS协同检查流程，通过Python重构寄生参数提取（PEX）与物理验证的接口逻辑，引入机器学习模型预测高风险DRC区域（准确率89%），将单次全芯片验证耗时从48小时压缩至22小时，客户设计迭代周期缩短30%。
• 负责P&R工具与第三方PDK（如TSMC 7nm FinFET PDK）的适配开发，主导完成200+层金属层的规则解析与OpenAccess数据库映射，解决FinFET结构下栅极间距规则冲突问题，工具通过TSMC PDK认证，纳入公司先进工艺支持矩阵。
• 设计基于增量式布局的快速时序收敛引擎，采用启发式搜索算法（结合PrimeTime时序报告）动态调整单元位置，在128核处理器IP项目中，时序收敛次数从平均7次降至3次，客户研发效率提升40%。

参与数字芯片物理实现工具的布局布线模块开发，聚焦中等工艺节点（28nm-14nm）的常规设计场景，负责基础功能实现与性能调优，支撑消费电子类芯片客户的项目交付。

• 独立完成14nm工艺布局工具的单元密度控制模块开发，基于K-means聚类算法优化标准单元区块划分，结合Tcl脚本实现密度热图实时可视化，将局部密度超标率从15%降至5%，满足客户对均匀布线的工艺要求。
• 优化布线器的过孔插入策略，通过分析Cadence Innovus布线数据，识别高频过孔冗余场景，设计基于贪心算法的过孔合并机制，单模块过孔数量减少18%，降低寄生电容对信号延迟的影响（实测关键信号延迟降低12%）。
• 搭建工具自动化测试框架，采用Python+Selenium实现回归测试用例的批量执行与结果比对，覆盖90%以上的基础功能场景，将版本发布前的测试周期从2周缩短至5个工作日，版本Bug率下降60%。
• 支持客户28nm IoT芯片项目落地，针对其低功耗设计需求，开发电源域隔离区的布线约束自动生成工具（基于DEF文件解析），手动配置时间从8小时降至1小时，项目交付准时率从75%提升至95%。

协助完成数字芯片物理实现工具的基础模块开发与测试，参与工具文档编写与客户需求对接，熟悉EDA工具开发全流程。

• 参与布局工具的初始版本开发，负责标准单元库信息解析模块实现（基于LEF文件读取），采用C++ STL容器存储单元属性，支持10万+单元的快速查询，模块通过单元类型、面积、pin位置等12项指标的准确性验证。
• 优化布线器的曼哈顿路径搜索算法，通过引入A*算法替代传统广度优先搜索，在小规模测试用例中将单线段寻路时间从5ms缩短至2ms，为后续大规模布线优化奠定基础。
• 编写工具用户手册的布局布线操作指南，整理20+个典型场景的操作步骤（如多阈值电压单元分配、时钟树区域约束设置），覆盖80%的客户高频操作需求，文档被纳入公司客户培训体系。
• 协助定位客户反馈的布线短路问题，通过GDB调试与OpenAccess数据库日志分析，定位到金属层规则冲突的配置错误，提出规则文件校验脚本（Python实现），提前拦截90%以上的同类配置问题。

面向7nm工艺的数字芯片时序收敛工具链优化项目

• 7nm工艺节点下，数字芯片面临工艺变异（OCV/AOCV）复杂度高、多模式多角落（MMMC）耦合严重、传统时序工具收敛效率低（平均12小时/轮次）的痛点，项目目标是重构时序分析引擎与收敛策略，支撑10亿门以上规模7nm设计的快速时序收敛；我在项目中主导时序分析核心模块重构及MMMC收敛策略优化，对接客户（某头部晶圆厂）的先进工艺需求。
• 项目遇到三大技术挑战：1）传统基于静态查找表的工艺变异时序计算，无法应对7nm下工艺参数的非线性波动，计算耗时占比超40%；2）MMMC场景下20+模式耦合导致收敛迭代次数激增（平均8轮）；3）现有增量时序更新算法依赖全图重建，对大规模设计的更新延迟高（>2小时/修改）；技术上整合了机器学习（PyTorch LSTM模型）与时序图论（改进Delta-Clock算法）。
• 针对工艺变异，我牵头收集100+颗7nm量产芯片的实测数据，训练LSTM模型预测不同工艺角下的时序偏差，替代传统查找表，将变异计算耗时降低60%；针对MMMC，设计模式聚类算法（基于DBSCAN识别模式相似性），将20+模式聚合成5个典型组合，耦合度下降70%；针对增量更新，实现分层时序图遍历策略——仅更新受修改影响的时钟域与路径，而非全图重建。
• 项目成果：工具的7nm工艺支持率从70%提升至95%，时序收敛时间缩短45%（至6.6小时/轮次），支持的最大设计规模从5亿门扩展到20亿门；直接支撑客户完成3款7nm AI芯片的一次性流片成功，帮助其流片周期缩短2个月、成本降低30%；我个人主导了2个核心模块的重构，申请2项发明专利（一种基于LSTM的工艺变异时序预测方法、改进的增量时序更新算法）。

面向AI芯片的高性能动态功耗分析工具开发

• AI芯片（如GPU/TPU）因稀疏计算、流水线架构及多电源域设计，传统静态功耗估算工具误差超15%，无法捕捉动态开关活动与电源交互，导致流片后功耗超标；项目目标是开发支持动态场景、多电源域的功耗分析工具，精度达到95%以上；我在项目中负责功耗模型开发、仿真加速模块及前端工具接口适配，是功耗分析核心逻辑的主要实现者。
• 项目难点：1）AI芯片的稀疏计算与流水线导致动态功耗波动大，传统周期精确仿真效率低（单轮仿真需48小时）；2）多电源域（CPU核/GPU核/缓存）的静态漏电与动态开关功耗叠加，建模难度高；3）与前端设计工具（Synopsys Design Compiler）的网表格式兼容性差，导入失败率达30%。
• 技术上采用事务级建模（TLM）抽象AI芯片的流水线与稀疏计算单元，将仿真粒度从门级提升至模块级；基于SystemC搭建多电源域分层模型，整合静态漏电（BSIM4模型）与动态开关功耗（基于翻转率的电容充放电计算）；开发Huffman编码的功耗数据压缩算法，减少存储占用50%。
• 项目成果：工具的动态功耗分析精度提升至95.2%，仿真时间缩短60%（至19小时/轮次）；支持某头部AI芯片公司的GPU设计，提前发现3处电源域交叉的功耗热点（峰值功耗超标12%），避免了流片失败；工具被纳入公司AI芯片EDA工具链，我个人获公司“技术创新奖”，并主导完成与Design Compiler的接口适配，数据导入成功率提升至99%。

• 因痛心于年轻人对历史的疏离，我在B站创立「古人脱口秀」栏目，用职场梗解构历史事件（如《雍正皇帝的KPI保卫战》）。通过设计「颠覆认知-史料佐证-现代共鸣」三幕剧本模板，单期视频最高收获1.7万条弹幕互动。
• 两年间栏目播放量突破180万，作品被多地中学选为教学素材。这段经历磨砺出将学术内容转化为大众语言的能力，也让我理解到真实用户反馈才是创作者的指南针。