负责数字前端EDA工具中RTL综合模块的架构设计与性能优化，支撑5nm/3nm先进制程芯片设计的时序收敛与面积效率需求，主导工具与物理实现环节的协同开发。

• 主导设计基于Tcl的RTL综合策略引擎，针对复杂SoC设计中跨时钟域（CDC）路径与时序违例问题，提出‘动态优先级缓冲分配’算法，结合机器学习模型（XGBoost）预测关键路径负载，将时序收敛失败率从19%降至5%，已在3家头部芯片设计公司流片验证中落地应用。
• 优化逻辑映射核心模块，重构传统基于贪心算法的单元分配逻辑，引入图神经网络（GNN）分析逻辑锥（Logic Cone）依赖关系，使寄存器传输级（RTL）到门级网表的转换效率提升41%，关键路径延迟降低22%，支撑某GPU芯片的面积压缩15%。
• 搭建形式验证与RTL综合的联动流程，集成JasperGold工具验证综合前后功能等价性，设计定制化约束模板覆盖92%的异步复位与三态总线场景，将流片前设计错误率从0.8%降至0.12%，获客户‘年度工具改进奖’。
• 推动工具与IC Compiler II的协同优化，开发基于OpenAccess的物理信息反馈接口，实时传递布局密度与金属层拥塞数据至综合阶段，指导缓冲器插入策略调整，使布局布线阶段的拥塞热点数量减少63%。

参与模拟/混合信号EDA工具开发，聚焦SPICE仿真内核优化与验证，支撑射频（RF）、电源管理（PMIC）芯片的高精度仿真需求。

• 负责MOS管模型参数提取模块开发，基于C++实现BSIM6模型的快速求解算法，优化载流子迁移率与栅氧化层电容的计算逻辑，将14nm工艺下晶体管模型的参数提取时间从8小时缩短至2.5小时，误差率控制在0.3%以内。
• 重构瞬态仿真器的稀疏矩阵求解器，引入LU分解预处理与多线程并行计算，使百万节点电路的仿真时间从12小时压缩至4.5小时，成功支撑某5G射频PA芯片的大信号瞬态分析需求。
• 设计基于UVM的验证平台，覆盖模型参数提取、直流扫描、交流小信号分析等9类测试场景，编写2000+条断言（Assertion）捕捉边界条件错误，累计发现并修复17处参数计算逻辑漏洞，工具验证通过率从85%提升至99.2%。
• 响应客户定制需求，为国内某射频芯片公司开发噪声分析模块，扩展SPICE仿真的周期性噪声（Periodic Noise）计算功能，支持1/f噪声与热噪声的耦合仿真，助力客户完成首款5GHz LNA芯片的流片验证。

协助数字后端EDA工具的基础功能开发与测试，聚焦物理验证与网表处理模块，保障工具在成熟制程（28nm及以上）设计中的稳定性。

• 参与布局布线工具的物理验证模块开发，使用Python脚本自动化生成DRC/LVS检查报告模板，集成Calibre规则文件解析器，将人工核对时间减少70%，支持日均10+次的设计迭代验证。
• 优化网表解析工具的核心算法，采用状态机驱动的正则表达式匹配替代传统逐行扫描，将GDSII文件转换为网表的耗时从30分钟降至8分钟，支持亿门级芯片的网表处理需求。
• 定位并修复工具在处理异步FIFO设计时的时序检查错误，通过分析SDC约束文件的时钟组关联关系，修正跨时钟域路径的违例误报逻辑，工具稳定性从92%提升至98.5%。
• 独立完成3个小型功能模块开发（如寄生参数缓存管理、版图匹配标记生成），通过单元测试与集成测试验证，代码覆盖率达89%，获团队‘季度优秀新人’称号。

7nm工艺下SoC芯片时序收敛工具性能优化项目

• 7nm FinFET工艺普及后，客户面临寄生参数提取误差大（原工具误差超5%）、多模式多角落（MMMC）分析耗时久（单轮超72小时）的痛点，要求工具将时序收敛周期缩短30%且保持99%以上准确率。我作为项目技术负责人，主导工具核心的寄生提取与时序分析模块优化。
• 项目核心难题有二：一是传统2.5D寄生参数提取算法无法精准捕捉FinFET结构的栅极侧墙电容，导致时序分析反复迭代；二是MMMC场景组合爆炸（120种工艺角/电压/温度组合），并行计算资源分配低效，进程间通信开销占比达35%。
• 针对寄生提取，我牵头引入CNN模型校准机制——收集1000+颗7nm量产芯片的实测数据，训练模型修正2.5D算法的电容误差，将提取精度从95%提升至99%以上；针对MMMC并行效率，设计基于任务依赖的动态调度算法，根据场景复杂度实时调整线程分配，同时优化共享内存架构，将进程通信开销降至12%。
• 项目成果：工具时序收敛周期从10天缩短至6天（提升40%），MMMC单轮分析时间从72小时降至38小时（降低47%），时序分析准确率稳定在99.6%。助力公司拿下台积电、中芯国际等3家头部晶圆厂的7nm工艺工具订单，年营收增长约2000万元。我主导2个核心模块重构，申请发明专利1项（《基于机器学习的寄生参数校准方法及系统》），发表IEEE EDA会议论文1篇。

面向AI芯片的高扇出时钟树综合（CTS）工具开发

• AI芯片的高算力需求推动时钟网络扇出从传统的500-800飙升至1500+，传统CTS工具因H-tree结构负载不均衡，导致skew超规（≥±8ps）、功耗过高（较设计目标高18%）。我作为高级工程师，负责CTS算法模块的全新设计。
• 关键挑战在于：传统H-tree无法适配高扇出的负载分布，易产生局部延迟热点；同时AI芯片时钟网络包含低功耗缓冲器（LP Buffer）与高速缓冲器（HS Buffer），单一选择策略无法兼顾功耗与性能。
• 我提出「区域分割+自适应分支因子」的H-tree优化方案——将时钟网络按负载密度划分为8-12个子区域，每个区域动态调整分支因子（从传统的2-4扩展至3-6），降低信号传输延迟；同时设计多目标遗传算法，以skew、功耗、面积为 fitness 函数，优化缓冲器类型与位置。
• 项目成果：工具支持扇出≥2000的时钟树，skew控制在±3.5ps以内（远超客户±5ps要求），功耗较传统工具降低25%。推动公司切入AI芯片EDA工具市场，获得寒武纪、燧原科技等2家头部企业的CTS工具采购合同，对应年营收贡献约800万元。我独立完成算法设计与代码实现，优化工具并行性能，撰写3篇技术白皮书（其中1篇被《EDA技术》杂志收录）。

• 大二观察到毕业生离校时大量教材被废弃，而新生购书支出占生活费12%，便发起校园书籍教材循环计划。为解决传统二手书交易效率低的问题，我们开发微信小程序实现扫码估价、预约取件功能，并说服快递中心以成本价承接物流。
• 通过建立翻新消毒标准打消卫生顾虑，项目年流通教材1.2万册，累计为同学节省书费38万元。这段经历让我从商业小白成长为能设计闭环模式的实践者，项目不仅获省级创业金奖，更被纳入学校官方服务体系延续至今。