负责5nm/3nm先进制程数字芯片物理实现流程中时序收敛与寄生参数提取工具的核心模块开发，支撑AI/GPU等高性能芯片的多轮设计迭代与流片签核。

• 主导开发基于OpenLANE开源框架的时序收敛加速引擎，通过Tcl/Tk与Python混合编程构建自动化调优管道，集成XGBoost机器学习模型预测关键路径延迟分布，结合FinFET工艺下的多图案光刻效应修正时序库，将5nm芯片从布局到时序收敛的全流程耗时从72小时压缩至48小时，支撑3款7nm AI训练芯片一次性通过时序签核，客户流片良率提升12%。
• 牵头优化寄生参数提取工具（PEX）的精度与效率，针对3nm工艺下的硅通孔（TSV）耦合效应，设计基于区域分解法的局部场求解器（Local Field Solver），在Calibre平台验证下将提取误差率从1.2%降至0.5%，同时通过OpenMP并行化计算将百万级节点提取时间缩短40%，支撑某旗舰SoC芯片在签核阶段的RC寄生参数返工次数清零。
• 参与PDK验证工具链开发，负责SPICE模型与版图规则（LVS/DRC）的接口适配，编写自动化测试脚本覆盖1000+工艺角场景，通过对比HSPICE与自定义求解器的输出差异定位模型失配点，修复23处晶体管级模型参数偏差，将PDK导入工具的错误拦截率从75%提升至95%，缩短新制程工具适配周期2周。
• 设计数字后端流程的异常检测模块，基于LSTM神经网络分析布局布线（P&R）过程中的时序违例、拥塞指数等多维指标，提前72小时预警高风险设计场景，帮助设计团队规避5次因局部拥塞导致的流片延期，该模块被纳入公司核心工具链的标准质检环节。

参与28nm-14nm中端物理实现工具的功能迭代，聚焦布局布线（P&R）模块的基础算法优化与场景适配，支撑消费电子类芯片的快速设计收敛。

• 负责布局器中的电源网络优化模块开发，采用C++实现基于网格的电流密度分析算法，结合Cadence Innovus平台的网表解析接口，动态调整电源环宽度与过孔密度，使14nm MCU芯片的电源IR压降从150mV降至127mV，一次性通过电源完整性检查，客户设计迭代次数减少3次。
• 优化全局路由器的绕线策略，针对高扇出时钟网络，引入改进型A*算法结合拥塞热力图引导路径搜索，减少绕线拥塞区域面积30%，路由完成率从95%提升至98.5%，支撑某TWS耳机主控芯片的布线周期从10天缩短至7天。
• 开发DRC/LVS辅助验证脚本，基于Python调用IC Validator API，自动化生成120类定制化检查规则（如金属层间距、通孔堆叠），替代人工逐条配置，将版图工程师的检查时间从每周8小时压缩至2小时，关键规则漏检率从8%降至1.5%。
• 参与FinFET工艺下的天线效应修复工具原型开发，通过分析等离子体刻蚀中的电荷积累模型，设计基于电荷转移路径的自动修复策略，在14nm测试芯片中修复92%的天线违例，修复效率较人工操作提升5倍。

协助开展数字芯片物理实现底层算法研究，聚焦布局布线优化与寄生参数计算，为正式工具开发提供理论与原型支撑。

• 研究基于机器学习的绕线拥塞预测模型，采集10万+实际芯片版图的线网长度、逻辑层级等特征数据，训练XGBoost分类器预测高拥塞区域，准确率达89%，相关成果被应用于后续路由器的动态资源分配策略，提升工具对复杂设计的预判能力。
• 实现FinFET工艺下的寄生电容快速计算算法，基于矩量法（MoM）简化三维电场积分方程，将百万节点的寄生电容计算时间从传统有限元法的2小时缩短至24分钟，误差控制在2%以内，为寄生参数提取工具的原型验证提供核心算力支持。
• 参与开源EDA工具Qflow的布局模块优化，修复20+处边界条件错误（如跨模块线网连接异常），提交15次代码合并请求，其中8次被社区采纳，使工具对小规模逻辑电路的布局效率提升18%，获研究所“优秀实习生”称号。
• 搭建FinFET工艺参数提取测试平台，通过Python脚本自动化调用Sentaurus TCAD工具生成器件结构，对比不同掺杂浓度下的寄生电阻/电容实测值与仿真值，输出3份工艺-模型匹配分析报告，为PDK模型的校准提供数据依据。

毫米波模拟电路寄生参数提取工具优化项目

• 项目背景：公司现有模拟电路寄生参数提取工具基于传统矩量法（MoM），面对客户毫米波模拟芯片（如28GHz PA、39GHz LNA）的复杂版图（16层金属、线宽<1μm、密集过孔），存在单版图提取时间长（平均4.5小时）、高频精度不足（电容误差>8%、电感误差>10%）的问题，导致客户流片失败率高达28%。我的核心职责是主导工具的算法优化与工程落地，目标是提升精度至电容<6%、电感<7%，并将提取时间缩短至3小时内。
• 关键难题：1. 传统MoM在处理高aspect ratio金属结构和密集过孔时，网格剖分不均匀导致方程组求解收敛慢；2. 高频下边界条件近似误差大，无法准确捕捉趋肤效应与介质损耗；3. 工具与前端原理图工具（CapGen）无数据联动，版图修改后需手动重新提取，重复劳动占比40%。
• 核心行动：1. 提出“基于电流密度的自适应网格细化（AMR）算法”——通过前置电流密度仿真识别高损耗区域，将该区域网格密度提升3倍，整体网格数量仅增加15%，解决收敛慢问题；2. 引入边界元法（BEM）修正MoM的格林函数，纳入趋肤深度与介质损耗的高频修正项，提升高频精度；3. 设计RESTful API接口，打通CapGen与寄生提取工具的数据链路，实现版图修改后自动触发提取流程，消除手动干预。
• 项目成果：1. 精度指标：电容误差降至5.1%、电感误差降至6.3%，满足毫米波芯片设计要求；2. 效率提升：单版图提取时间从4.5小时缩短至2.6小时，降幅42%；3. 业务价值：客户流片失败率从28%降至11%，支撑公司完成15个毫米波模拟芯片项目，带动营收增长2200万元；4. 工具地位：成为公司模拟EDA套件核心模块，国内毫米波模拟芯片客户市场占有率达8%。

射频电路电气-几何一致性验证工具开发项目

• 项目背景：公司射频EDA工具链缺乏版图与电气性能的联动验证功能，客户反馈射频放大器、混频器的版图匹配误差常导致增益平坦度下降（>1dB）或噪声系数恶化（>0.5dB），需手动仿真验证，效率极低。我的职责是负责工具的需求调研、算法设计与原型开发，目标是实现“版图修改→自动验证电气一致性”的闭环，降低客户手动工作量。
• 关键难题：1. 传统几何比对仅检查版图形状，无法关联电磁性能，需依赖人工仿真；2. 射频器件寄生效应（互感、衬底耦合）会改变S参数，现有工具无法量化其影响；3. 大规模射频版图（含数百个匹配器件）的仿真时间长，无法满足快速迭代需求。
• 核心行动：1. 提出“电气-几何联合验证算法”——提取版图寄生参数（S参数、寄生电容/电感），与原设计目标S参数对比，设定增益偏差<0.3dB、噪声系数偏差<0.2dB的阈值，实现自动化一致性判断；2. 构建多物理场耦合模型，将热分布对器件参数的影响纳入验证，解决高温环境下的性能漂移问题；3. 采用OpenMP并行计算优化电磁仿真流程，将大规模版图验证时间缩短50%。
• 项目成果：1. 功能价值：实现一站式电气-几何一致性验证，匹配误差检测率从65%提升至93%，减少客户80%的手动验证工作量；2. 业务贡献：支撑公司射频EDA套件完善，吸引6个射频芯片客户（如某5G小基站芯片厂商），带来营收850万元；3. 客户反馈：满意度评分从4.2升至4.7（满分5分），成为公司射频工具链的差异化卖点。

• 因痛心于年轻人对历史的疏离，我在B站创立「古人脱口秀」栏目，用职场梗解构历史事件（如《雍正皇帝的KPI保卫战》）。通过设计「颠覆认知-史料佐证-现代共鸣」三幕剧本模板，单期视频最高收获1.7万条弹幕互动。
• 两年间栏目播放量突破180万，作品被多地中学选为教学素材。这段经历磨砺出将学术内容转化为大众语言的能力，也让我理解到真实用户反馈才是创作者的指南针。