负责数字芯片EDA工具中逻辑综合模块的功能迭代与性能优化，支撑28nm以下先进制程客户芯片项目的时序收敛与面积优化需求，主导工具核心算法的工程化落地及客户问题闭环。

• 主导逻辑综合工具中时序优化子模块的重构，针对千万门级设计场景下关键路径分析效率不足的问题，提出基于分层图分解的动态规划算法（结合Tcl脚本封装与C++底层加速），将时序收敛时间从单设计8小时压缩至3.2小时，在台积电N5工艺客户项目中验证，时序违例率降低27%，该模块已集成至工具2024.Q4企业版。
• 针对客户反馈的复杂低功耗设计综合效率低痛点，引入基于强化学习的操作数分配策略：构建10万+典型低功耗单元（如多阈值电压反相器、电源门控单元）的训练数据集，使用PyTorch训练策略网络，优化寄存器分配与功耗域划分逻辑，使低功耗模块综合耗时减少41%，支撑某AIoT芯片客户完成首次流片（面积缩减15%）。
• 搭建时序收敛问题智能诊断系统：基于Python开发日志解析引擎（正则表达式+BERT模型），自动提取时序报告中的关键违例模式（如跨时钟域延迟、寄存器负载过高），关联工具内部优化决策日志，将问题定位周期从平均2天缩短至4小时，客户技术支持满意度从82%提升至95%。
• 协同物理实现团队建立反馈闭环机制，定义20+类时序-布局交互指标（如绕线拥塞对时序的影响权重），开发自动化参数调优接口，使逻辑综合与物理实现的协同优化迭代次数从3轮降至1.2轮，支撑某5G基带芯片项目提前2周完成 Tape-out。

聚焦数字芯片前端设计流程中的RTL到门级网表转换工具开发，负责语法检查、逻辑映射模块的实现与优化，保障复杂SoC设计的正确性与转换效率。

• 独立完成RTL语法检查工具的核心规则引擎开发，基于ANTLR4构建Verilog/VHDL语法规则库（覆盖IEEE标准及客户定制扩展），实现200+条语义检查规则（如未初始化寄存器、跨时钟域信号无同步），将传统人工检查耗时从3天/设计缩短至2小时，在某车规级MCU项目中拦截12处潜在功能错误。
• 优化逻辑映射模块的单元库匹配算法：针对标准单元库（含5000+单元）的延迟、面积、功耗多目标优化需求，设计基于帕累托前沿的启发式搜索策略（C++实现），使逻辑映射的综合结果在相同约束下面积降低8%，被公司内部工具链采纳为默认配置。
• 解决客户定制化逻辑综合需求：为某AI芯片客户开发专用指令集（如矩阵运算加速指令）的综合支持插件，扩展工具的RTL模式识别能力（Python+LLVM IR解析），实现指令级并行操作的自动展开与资源映射，使客户芯片计算单元利用率从65%提升至82%。
• 建立工具质量保障体系：设计覆盖语法检查、逻辑映射的全流程测试用例集（含2000+边界场景），引入模糊测试（Fuzzing）技术生成异常RTL输入，将工具回归测试覆盖率从78%提升至93%，上线后因工具缺陷导致的项目延期率下降至0。

参与数字芯片EDA工具的基础功能开发，协助完成逻辑综合工具的测试验证与文档编写，熟悉EDA工具开发全流程与芯片设计工业需求。

• 协助开发逻辑综合工具的时序报告生成模块：基于C#实现Tcl脚本解析器，提取综合过程中的关键时序指标（如建立时间、保持时间裕量），设计可视化图表（Matplotlib集成），将时序报告可读性提升60%，支撑测试团队快速定位优化效果。
• 参与工具单元测试：编写300+条测试用例（覆盖组合逻辑优化、时序驱动映射等场景），使用GCC+GDB调试发现27处内存泄漏与逻辑错误，推动修复后工具稳定性（崩溃率）从0.8%降至0.1%。
• 整理客户需求文档：访谈5家IC设计公司，归纳逻辑综合工具的TOP10改进需求（如多电压域支持、自定义功耗模型导入），输出《客户需求分析报告》，其中3项需求被纳入下一版本开发计划。

先进制程（5nm及以下）多物理场耦合仿真工具开发项目

• 项目背景：随着芯片制程向5nm及以下推进，异质集成（如CoWoS、InFO）带来的电热-应力强耦合效应严重制约芯片性能与可靠性，头部晶圆厂亟需一款能精准预测多物理场交互的仿真工具。项目目标：开发支持先进工艺的多物理场耦合仿真引擎，实现电热-应力耦合的快速精准模拟，支撑先进封装设计。我的职责：主导电热-应力耦合子系统的架构设计与核心算法实现，对接客户需求并验证仿真结果。
• 关键难题：传统有限元工具处理TSV阵列、微凸点等异质结构时，存在网格划分粗细不均导致的收敛慢（单case需72小时以上）、多物理场耦合误差大（温度预测误差超5%）等问题；且现有算法无法适配5nm工艺下的量子隧穿等新物理机制。
• 核心行动与创新：1. 提出“分层弱耦合+动态精度修正”策略，将强耦合问题拆解为电热层（快速求解温度）与应力层（基于温度修正应力），降低计算复杂度；2. 设计基于GAN的非结构化网格质量预测模型，提前优化易发散网格，将网格划分时间缩短60%；3. 引入MPI+OpenMP混合并行框架，实现耦合方程分布式求解，提升效率。
• 项目成果：1. 电热-应力仿真精度较主流工具提升30%（温度误差≤2%，应力误差≤1.5%）；2. 单case计算时间从72小时缩至43小时（降幅40%）；3. 支持3家晶圆厂5nm CoWoS封装设计，解决TSV热膨胀导致的信号完整性问题；4. 项目获公司年度技术创新一等奖，我晋升为高级工程师，负责后续版本迭代。

面向AI芯片的高扇出时钟网络时序分析工具优化项目

• 项目背景：AI芯片（GPU、TPU）的高扇出时钟网络（H树、Mesh）因寄生参数复杂、多模式多角落（MMMC）需求多，传统工具常出现时序收敛困难、分析时间长，无法满足高带宽低延迟设计要求。项目目标：优化时序分析模块的寄生提取与时序计算效率，提升高扇出网络的分析精度与速度。我的职责：负责寄生参数提取算法优化与MMMC并行框架实现，配合前端完成功能集成。
• 关键难题：1. 高扇出网络百万级节点的寄生提取耗时久（单网络12小时以上）且误差大（时序偏差超8%）；2. MMMC分析需遍历数十种工艺角，串行计算效率极低，无法支撑快速迭代。
• 核心行动与创新：1. 采用基于模型的寄生参数提取（MBPE）+随机森林机器学习，构建代理模型预测未提取节点寄生值，将提取时间缩至4.5小时；2. 设计并行MMMC框架，将不同场景任务分配至分布式集群，实现任务级并行；3. 优化符号化时序弧计算，减少重复计算量。
• 项目成果：1. 时序分析误差从8%降至3%以内，满足客户精度要求；2. MMMC分析时间从24小时缩至11小时（降幅54%），支持客户每周2次设计迭代；3. 工具应用于2家AI芯片公司流片项目，解决时钟skew过大导致的性能瓶颈；4. 我获部门优秀员工，后续参与更多AI芯片工具开发。

支教时发现乡村小学因缺乏实验器材，科学课多停留在课本讲解。返校后联合实验室开发出百元级科学实验背包，内含20个基础实验器材。为确保可持续运营，设计配套视频课程与城乡结对系统，并培训132名大学生担任远程助教。项目覆盖9省47所学校后，学生科学兴趣评分提升35%。这段经历教会我用产品思维解决社会问题，当看到孩子们用自制望远镜发现土星光环时，我理解了教育的真谛是点燃可能性。