负责数字前端EDA工具中RTL综合模块的架构设计与性能优化，支撑5nm/3nm先进制程芯片设计的时序收敛与面积效率需求，主导工具与物理实现环节的协同开发。

• 主导设计基于Tcl的RTL综合策略引擎，针对复杂SoC设计中跨时钟域（CDC）路径与时序违例问题，提出‘动态优先级缓冲分配’算法，结合机器学习模型（XGBoost）预测关键路径负载，将时序收敛失败率从19%降至5%，已在3家头部芯片设计公司流片验证中落地应用。
• 优化逻辑映射核心模块，重构传统基于贪心算法的单元分配逻辑，引入图神经网络（GNN）分析逻辑锥（Logic Cone）依赖关系，使寄存器传输级（RTL）到门级网表的转换效率提升41%，关键路径延迟降低22%，支撑某GPU芯片的面积压缩15%。
• 搭建形式验证与RTL综合的联动流程，集成JasperGold工具验证综合前后功能等价性，设计定制化约束模板覆盖92%的异步复位与三态总线场景，将流片前设计错误率从0.8%降至0.12%，获客户‘年度工具改进奖’。
• 推动工具与IC Compiler II的协同优化，开发基于OpenAccess的物理信息反馈接口，实时传递布局密度与金属层拥塞数据至综合阶段，指导缓冲器插入策略调整，使布局布线阶段的拥塞热点数量减少63%。

参与模拟/混合信号EDA工具开发，聚焦SPICE仿真内核优化与验证，支撑射频（RF）、电源管理（PMIC）芯片的高精度仿真需求。

• 负责MOS管模型参数提取模块开发，基于C++实现BSIM6模型的快速求解算法，优化载流子迁移率与栅氧化层电容的计算逻辑，将14nm工艺下晶体管模型的参数提取时间从8小时缩短至2.5小时，误差率控制在0.3%以内。
• 重构瞬态仿真器的稀疏矩阵求解器，引入LU分解预处理与多线程并行计算，使百万节点电路的仿真时间从12小时压缩至4.5小时，成功支撑某5G射频PA芯片的大信号瞬态分析需求。
• 设计基于UVM的验证平台，覆盖模型参数提取、直流扫描、交流小信号分析等9类测试场景，编写2000+条断言（Assertion）捕捉边界条件错误，累计发现并修复17处参数计算逻辑漏洞，工具验证通过率从85%提升至99.2%。
• 响应客户定制需求，为国内某射频芯片公司开发噪声分析模块，扩展SPICE仿真的周期性噪声（Periodic Noise）计算功能，支持1/f噪声与热噪声的耦合仿真，助力客户完成首款5GHz LNA芯片的流片验证。

协助数字后端EDA工具的基础功能开发与测试，聚焦物理验证与网表处理模块，保障工具在成熟制程（28nm及以上）设计中的稳定性。

• 参与布局布线工具的物理验证模块开发，使用Python脚本自动化生成DRC/LVS检查报告模板，集成Calibre规则文件解析器，将人工核对时间减少70%，支持日均10+次的设计迭代验证。
• 优化网表解析工具的核心算法，采用状态机驱动的正则表达式匹配替代传统逐行扫描，将GDSII文件转换为网表的耗时从30分钟降至8分钟，支持亿门级芯片的网表处理需求。
• 定位并修复工具在处理异步FIFO设计时的时序检查错误，通过分析SDC约束文件的时钟组关联关系，修正跨时钟域路径的违例误报逻辑，工具稳定性从92%提升至98.5%。
• 独立完成3个小型功能模块开发（如寄生参数缓存管理、版图匹配标记生成），通过单元测试与集成测试验证，代码覆盖率达89%，获团队‘季度优秀新人’称号。

毫米波模拟电路寄生参数提取工具优化项目

• 项目背景：公司现有模拟电路寄生参数提取工具基于传统矩量法（MoM），面对客户毫米波模拟芯片（如28GHz PA、39GHz LNA）的复杂版图（16层金属、线宽<1μm、密集过孔），存在单版图提取时间长（平均4.5小时）、高频精度不足（电容误差>8%、电感误差>10%）的问题，导致客户流片失败率高达28%。我的核心职责是主导工具的算法优化与工程落地，目标是提升精度至电容<6%、电感<7%，并将提取时间缩短至3小时内。
• 关键难题：1. 传统MoM在处理高aspect ratio金属结构和密集过孔时，网格剖分不均匀导致方程组求解收敛慢；2. 高频下边界条件近似误差大，无法准确捕捉趋肤效应与介质损耗；3. 工具与前端原理图工具（CapGen）无数据联动，版图修改后需手动重新提取，重复劳动占比40%。
• 核心行动：1. 提出“基于电流密度的自适应网格细化（AMR）算法”——通过前置电流密度仿真识别高损耗区域，将该区域网格密度提升3倍，整体网格数量仅增加15%，解决收敛慢问题；2. 引入边界元法（BEM）修正MoM的格林函数，纳入趋肤深度与介质损耗的高频修正项，提升高频精度；3. 设计RESTful API接口，打通CapGen与寄生提取工具的数据链路，实现版图修改后自动触发提取流程，消除手动干预。
• 项目成果：1. 精度指标：电容误差降至5.1%、电感误差降至6.3%，满足毫米波芯片设计要求；2. 效率提升：单版图提取时间从4.5小时缩短至2.6小时，降幅42%；3. 业务价值：客户流片失败率从28%降至11%，支撑公司完成15个毫米波模拟芯片项目，带动营收增长2200万元；4. 工具地位：成为公司模拟EDA套件核心模块，国内毫米波模拟芯片客户市场占有率达8%。

射频电路电气-几何一致性验证工具开发项目

• 项目背景：公司射频EDA工具链缺乏版图与电气性能的联动验证功能，客户反馈射频放大器、混频器的版图匹配误差常导致增益平坦度下降（>1dB）或噪声系数恶化（>0.5dB），需手动仿真验证，效率极低。我的职责是负责工具的需求调研、算法设计与原型开发，目标是实现“版图修改→自动验证电气一致性”的闭环，降低客户手动工作量。
• 关键难题：1. 传统几何比对仅检查版图形状，无法关联电磁性能，需依赖人工仿真；2. 射频器件寄生效应（互感、衬底耦合）会改变S参数，现有工具无法量化其影响；3. 大规模射频版图（含数百个匹配器件）的仿真时间长，无法满足快速迭代需求。
• 核心行动：1. 提出“电气-几何联合验证算法”——提取版图寄生参数（S参数、寄生电容/电感），与原设计目标S参数对比，设定增益偏差<0.3dB、噪声系数偏差<0.2dB的阈值，实现自动化一致性判断；2. 构建多物理场耦合模型，将热分布对器件参数的影响纳入验证，解决高温环境下的性能漂移问题；3. 采用OpenMP并行计算优化电磁仿真流程，将大规模版图验证时间缩短50%。
• 项目成果：1. 功能价值：实现一站式电气-几何一致性验证，匹配误差检测率从65%提升至93%，减少客户80%的手动验证工作量；2. 业务贡献：支撑公司射频EDA套件完善，吸引6个射频芯片客户（如某5G小基站芯片厂商），带来营收850万元；3. 客户反馈：满意度评分从4.2升至4.7（满分5分），成为公司射频工具链的差异化卖点。

• 大二观察到毕业生离校时大量教材被废弃，而新生购书支出占生活费12%，便发起校园书籍教材循环计划。为解决传统二手书交易效率低的问题，我们开发微信小程序实现扫码估价、预约取件功能，并说服快递中心以成本价承接物流。
• 通过建立翻新消毒标准打消卫生顾虑，项目年流通教材1.2万册，累计为同学节省书费38万元。这段经历让我从商业小白成长为能设计闭环模式的实践者，项目不仅获省级创业金奖，更被纳入学校官方服务体系延续至今。