负责公司数字芯片前端设计工具链核心模块开发，聚焦RTL综合引擎优化、时序分析算法迭代及跨工具数据接口设计，需解决复杂SoC设计中的性能瓶颈与数据一致性难题。

• 主导RTL综合引擎关键路径调度算法重构，基于Yosys开源框架与C++混合编程，引入XGBoost机器学习模型预测逻辑门级联延迟，替代传统静态时序评估方法。针对128核AI芯片设计中关键路径违例率超20%的问题，通过动态调整操作数调度策略与寄存器打包逻辑，将时序收敛时间从72小时缩短至45小时，违例率降至5%以下，支撑客户完成7nm工艺流片。
• 核心开发时序分析工具的增量计算模块，采用Tcl脚本封装Tcllib数学库与OpenTimer引擎，实现网表局部修改后的时序快速更新。针对百万门级SoC设计中全量时序分析耗时占比60%的痛点，通过建立依赖关系图缓存未变更节点的时序数据，处理变更量<10%的设计时，分析速度提升40%，内存占用降低25%，已集成至公司主力工具V3.0版本。
• 设计跨工具数据转换接口，基于OpenAccess数据库规范优化GDSII与DEF格式映射逻辑，解决物理实现工具与前端设计工具间的数据丢失问题。针对客户反馈的金属层厚度参数传递误差超5%的问题，新增三层校验机制（格式语法检查、工艺规则匹配、数值精度截断控制），数据一致率从92%提升至99.3%，支撑14nm工艺存储芯片一次性投片成功。
• 牵头工具性能调优专项，使用perf工具定位RTL综合阶段热点函数，通过循环展开与向量化指令优化C++代码，将单模块综合吞吐量从800门/秒提升至1200门/秒，年度为客户节省约2000小时设计工时，获客户年度技术创新奖。

参与模拟/混合信号芯片设计工具开发，负责SPICE仿真引擎加速、PDK参数提取及版图寄生参数验证模块实现，需保障高精度仿真与工艺适配性。

• 优化SPICE仿真器的矩阵求解器，针对10万节点电源管理芯片仿真耗时过长问题，采用稀疏矩阵LU分解算法与OpenMP多线程并行计算，将瞬态仿真时间从12小时压缩至3小时，精度损失控制在0.1%以内，支撑客户完成AEC-Q100车规级芯片验证。
• 开发PDK参数自动提取脚本，基于Python与Cadence SKILL语言，实现晶体管I-V特性、电容C-V曲线的批量提取与模型拟合。覆盖120+工艺角场景下，参数提取错误率从8%降至1.5%，减少人工校验工作量60%，被纳入公司PDK交付标准流程。
• 协同版图设计团队调试寄生参数提取工具，修复Calibre与StarRC间LVS匹配错误。通过重构网表解析规则，新增过孔电阻动态修正因子，将金属层寄生电阻提取误差从15%降至3%，助力5款DC-DC转换芯片一次性流片成功。
• 设计仿真结果可视化插件，基于Qt框架开发时序/幅频特性曲线交互界面，支持多仿真文件对比与异常点标注，客户反馈工具易用性评分从3.2（满分5）提升至4.5，成为同期工具的核心卖点。

协助完成数字芯片形式验证与测试工具的基础功能开发，参与布尔可满足性（SAT）求解器前端逻辑实现及用户场景适配。

• 开发形式验证等价性检查脚本，基于SMT-LIB语言实现逻辑映射自动比对，覆盖200+标准单元库的验证场景。针对客户反馈的异步FIFO模块等价性误判问题，新增时序弧约束建模，将误判率从5%降至0.8%，工具正式发布后首月服务10家客户。
• 优化SAT求解器前端解析模块，将Verilog网表转换为CNF公式的效率提升20%。通过设计语法树剪枝策略，减少冗余变量生成，处理百万门级设计时内存占用降低15%，支撑团队完成首款自主CPU核的形式验证。
• 编写工具测试用例与用户手册，覆盖功能测试（等价性检查、属性验证）、压力测试（1000+门级设计连续运行）及典型错误场景复现。累计完成500+测试点验证，工具发布后首季度缺陷率低于0.5%，获部门质量之星称号。
• 参与客户定制化需求开发，为某FPGA厂商实现引脚约束自动映射功能，基于正则表达式解析约束文件，生成对应网表端口映射表，将手动配置时间从2天缩短至2小时，客户满意度达9.5分（满分10）。

7nm工艺下SoC芯片时序收敛工具性能优化项目

• 7nm FinFET工艺普及后，客户面临寄生参数提取误差大（原工具误差超5%）、多模式多角落（MMMC）分析耗时久（单轮超72小时）的痛点，要求工具将时序收敛周期缩短30%且保持99%以上准确率。我作为项目技术负责人，主导工具核心的寄生提取与时序分析模块优化。
• 项目核心难题有二：一是传统2.5D寄生参数提取算法无法精准捕捉FinFET结构的栅极侧墙电容，导致时序分析反复迭代；二是MMMC场景组合爆炸（120种工艺角/电压/温度组合），并行计算资源分配低效，进程间通信开销占比达35%。
• 针对寄生提取，我牵头引入CNN模型校准机制——收集1000+颗7nm量产芯片的实测数据，训练模型修正2.5D算法的电容误差，将提取精度从95%提升至99%以上；针对MMMC并行效率，设计基于任务依赖的动态调度算法，根据场景复杂度实时调整线程分配，同时优化共享内存架构，将进程通信开销降至12%。
• 项目成果：工具时序收敛周期从10天缩短至6天（提升40%），MMMC单轮分析时间从72小时降至38小时（降低47%），时序分析准确率稳定在99.6%。助力公司拿下台积电、中芯国际等3家头部晶圆厂的7nm工艺工具订单，年营收增长约2000万元。我主导2个核心模块重构，申请发明专利1项（《基于机器学习的寄生参数校准方法及系统》），发表IEEE EDA会议论文1篇。

面向AI芯片的高扇出时钟树综合（CTS）工具开发

• AI芯片的高算力需求推动时钟网络扇出从传统的500-800飙升至1500+，传统CTS工具因H-tree结构负载不均衡，导致skew超规（≥±8ps）、功耗过高（较设计目标高18%）。我作为高级工程师，负责CTS算法模块的全新设计。
• 关键挑战在于：传统H-tree无法适配高扇出的负载分布，易产生局部延迟热点；同时AI芯片时钟网络包含低功耗缓冲器（LP Buffer）与高速缓冲器（HS Buffer），单一选择策略无法兼顾功耗与性能。
• 我提出「区域分割+自适应分支因子」的H-tree优化方案——将时钟网络按负载密度划分为8-12个子区域，每个区域动态调整分支因子（从传统的2-4扩展至3-6），降低信号传输延迟；同时设计多目标遗传算法，以skew、功耗、面积为 fitness 函数，优化缓冲器类型与位置。
• 项目成果：工具支持扇出≥2000的时钟树，skew控制在±3.5ps以内（远超客户±5ps要求），功耗较传统工具降低25%。推动公司切入AI芯片EDA工具市场，获得寒武纪、燧原科技等2家头部企业的CTS工具采购合同，对应年营收贡献约800万元。我独立完成算法设计与代码实现，优化工具并行性能，撰写3篇技术白皮书（其中1篇被《EDA技术》杂志收录）。

支教时发现乡村小学因缺乏实验器材，科学课多停留在课本讲解。返校后联合实验室开发出百元级科学实验背包，内含20个基础实验器材。为确保可持续运营，设计配套视频课程与城乡结对系统，并培训132名大学生担任远程助教。项目覆盖9省47所学校后，学生科学兴趣评分提升35%。这段经历教会我用产品思维解决社会问题，当看到孩子们用自制望远镜发现土星光环时，我理解了教育的真谛是点燃可能性。