负责数字芯片前端设计流程中逻辑综合工具的核心时序优化模块开发与量产级性能调优，工作边界覆盖需求拆解、架构设计、C++/SystemVerilog代码实现及客户场景验证。

• 主导逻辑综合工具中时序驱动的逻辑映射模块开发，基于Tcl脚本构建自动化配置框架，结合机器学习模型（XGBoost）预测关键路径延迟，优化逻辑重组策略；解决复杂SoC设计中时序收敛效率低的问题，工具处理10亿门级芯片的时序收敛时间从8.2小时缩短至5.1小时，客户量产项目良率提升15%。
• 针对先进制程（5nm/3nm）的多模式时钟树综合（MCTS）需求，设计基于区域划分的时钟缓冲器分配算法，采用OpenAccess数据库实现跨层级时钟网络快速建模，工具支持的时钟偏斜容忍度从±50ps扩展至±80ps，适配高性能CPU/GPU芯片设计需求。
• 牵头完成模块与前端设计工具（Synopsys Design Compiler）的接口适配，编写300+UVM验证用例覆盖时序约束传递、异常中断恢复等场景，工具与主流设计流程的兼容性问题归零，获3家头部Fabless客户量产导入。
• 优化内存管理机制，通过引入分层缓存策略（LRU+预取），将工具处理百万实例级设计的峰值内存占用从12GB降至7.5GB，支持云原生部署环境下的高并发任务调度。

聚焦模拟电路设计工具的寄生参数提取模块开发，支撑7nm/5nm先进制程下的版图寄生分析，工作边界包括算法实现、多物理场数据融合及PDK适配验证。

• 基于OpenAccess数据库开发高精度版图解析引擎，解决多工艺层（金属/通孔/介质）数据异构问题，采用空间索引（R-tree）加速几何查询，工具处理10层金属层的版图数据时间从4.3小时压缩至1.4小时，支持FinFET结构的三维寄生电容提取。
• 改进传统矩量法（MoM）电容提取算法，引入边界元法（BEM）修正边缘场效应，提取精度较行业标准工具（Calibre xRC）提升22%，满足射频LNA电路对寄生参数±1%误差的严苛要求，已应用于5G基站芯片设计。
• 构建寄生参数与电特性仿真的联动验证流程，开发自动化对比脚本（Python+Matlab），累计生成500+测试用例覆盖不同器件尺寸与版图布局，确保工具输出与HSPICE仿真结果匹配度达99.3%，通过台积电5nm PDK认证。
• 优化并行计算框架，利用MPI分布式计算将百万网格节点的提取任务耗时从12小时降至3.5小时，支持客户大规模流片前的快速迭代验证。

参与数字后端实现工具的布局布线基础模块开发，支撑中低端消费电子芯片（如MCU/传感器）的低功耗设计需求，工作边界包括算法辅助工具开发、问题定位及用户需求转化。

• 使用Python开发布局阶段的冲突检测工具，通过图论算法（最大独立集）识别电源地网络短路风险点，将人工排查时间从日均4小时降至0.8小时，助力团队承接更多并行项目。
• 协助优化路由器的分支限界搜索策略，引入A*算法改进路径代价函数（融合线宽/间距约束），局部布线完成率从75%提升至88%，支撑客户完成首款车规级传感器的流片。
• 基于Tcl脚本开发版图可视化调试插件，集成时序违例、密度热点标注功能，客户反馈工具易用性评分从3.8（满分5）提升至4.6，推动公司获得2家中小IC设计公司长期合作。
• 参与用户需求调研，提炼中小设计公司对“快速原型验证”的核心诉求，主导开发轻量级布局预览工具，内存占用降低65%，上线后3个月内覆盖15个客户项目。

先进制程（5nm及以下）多物理场耦合仿真工具开发项目

• 项目背景：随着芯片制程向5nm及以下推进，异质集成（如CoWoS、InFO）带来的电热-应力强耦合效应严重制约芯片性能与可靠性，头部晶圆厂亟需一款能精准预测多物理场交互的仿真工具。项目目标：开发支持先进工艺的多物理场耦合仿真引擎，实现电热-应力耦合的快速精准模拟，支撑先进封装设计。我的职责：主导电热-应力耦合子系统的架构设计与核心算法实现，对接客户需求并验证仿真结果。
• 关键难题：传统有限元工具处理TSV阵列、微凸点等异质结构时，存在网格划分粗细不均导致的收敛慢（单case需72小时以上）、多物理场耦合误差大（温度预测误差超5%）等问题；且现有算法无法适配5nm工艺下的量子隧穿等新物理机制。
• 核心行动与创新：1. 提出“分层弱耦合+动态精度修正”策略，将强耦合问题拆解为电热层（快速求解温度）与应力层（基于温度修正应力），降低计算复杂度；2. 设计基于GAN的非结构化网格质量预测模型，提前优化易发散网格，将网格划分时间缩短60%；3. 引入MPI+OpenMP混合并行框架，实现耦合方程分布式求解，提升效率。
• 项目成果：1. 电热-应力仿真精度较主流工具提升30%（温度误差≤2%，应力误差≤1.5%）；2. 单case计算时间从72小时缩至43小时（降幅40%）；3. 支持3家晶圆厂5nm CoWoS封装设计，解决TSV热膨胀导致的信号完整性问题；4. 项目获公司年度技术创新一等奖，我晋升为高级工程师，负责后续版本迭代。

面向AI芯片的高扇出时钟网络时序分析工具优化项目

• 项目背景：AI芯片（GPU、TPU）的高扇出时钟网络（H树、Mesh）因寄生参数复杂、多模式多角落（MMMC）需求多，传统工具常出现时序收敛困难、分析时间长，无法满足高带宽低延迟设计要求。项目目标：优化时序分析模块的寄生提取与时序计算效率，提升高扇出网络的分析精度与速度。我的职责：负责寄生参数提取算法优化与MMMC并行框架实现，配合前端完成功能集成。
• 关键难题：1. 高扇出网络百万级节点的寄生提取耗时久（单网络12小时以上）且误差大（时序偏差超8%）；2. MMMC分析需遍历数十种工艺角，串行计算效率极低，无法支撑快速迭代。
• 核心行动与创新：1. 采用基于模型的寄生参数提取（MBPE）+随机森林机器学习，构建代理模型预测未提取节点寄生值，将提取时间缩至4.5小时；2. 设计并行MMMC框架，将不同场景任务分配至分布式集群，实现任务级并行；3. 优化符号化时序弧计算，减少重复计算量。
• 项目成果：1. 时序分析误差从8%降至3%以内，满足客户精度要求；2. MMMC分析时间从24小时缩至11小时（降幅54%），支持客户每周2次设计迭代；3. 工具应用于2家AI芯片公司流片项目，解决时钟skew过大导致的性能瓶颈；4. 我获部门优秀员工，后续参与更多AI芯片工具开发。

• 大二观察到毕业生离校时大量教材被废弃，而新生购书支出占生活费12%，便发起校园书籍教材循环计划。为解决传统二手书交易效率低的问题，我们开发微信小程序实现扫码估价、预约取件功能，并说服快递中心以成本价承接物流。
• 通过建立翻新消毒标准打消卫生顾虑，项目年流通教材1.2万册，累计为同学节省书费38万元。这段经历让我从商业小白成长为能设计闭环模式的实践者，项目不仅获省级创业金奖，更被纳入学校官方服务体系延续至今。