负责数字芯片EDA工具中逻辑综合模块的功能迭代与性能优化，支撑28nm以下先进制程客户芯片项目的时序收敛与面积优化需求，主导工具核心算法的工程化落地及客户问题闭环。

• 主导逻辑综合工具中时序优化子模块的重构，针对千万门级设计场景下关键路径分析效率不足的问题，提出基于分层图分解的动态规划算法（结合Tcl脚本封装与C++底层加速），将时序收敛时间从单设计8小时压缩至3.2小时，在台积电N5工艺客户项目中验证，时序违例率降低27%，该模块已集成至工具2024.Q4企业版。
• 针对客户反馈的复杂低功耗设计综合效率低痛点，引入基于强化学习的操作数分配策略：构建10万+典型低功耗单元（如多阈值电压反相器、电源门控单元）的训练数据集，使用PyTorch训练策略网络，优化寄存器分配与功耗域划分逻辑，使低功耗模块综合耗时减少41%，支撑某AIoT芯片客户完成首次流片（面积缩减15%）。
• 搭建时序收敛问题智能诊断系统：基于Python开发日志解析引擎（正则表达式+BERT模型），自动提取时序报告中的关键违例模式（如跨时钟域延迟、寄存器负载过高），关联工具内部优化决策日志，将问题定位周期从平均2天缩短至4小时，客户技术支持满意度从82%提升至95%。
• 协同物理实现团队建立反馈闭环机制，定义20+类时序-布局交互指标（如绕线拥塞对时序的影响权重），开发自动化参数调优接口，使逻辑综合与物理实现的协同优化迭代次数从3轮降至1.2轮，支撑某5G基带芯片项目提前2周完成 Tape-out。

聚焦数字芯片前端设计流程中的RTL到门级网表转换工具开发，负责语法检查、逻辑映射模块的实现与优化，保障复杂SoC设计的正确性与转换效率。

• 独立完成RTL语法检查工具的核心规则引擎开发，基于ANTLR4构建Verilog/VHDL语法规则库（覆盖IEEE标准及客户定制扩展），实现200+条语义检查规则（如未初始化寄存器、跨时钟域信号无同步），将传统人工检查耗时从3天/设计缩短至2小时，在某车规级MCU项目中拦截12处潜在功能错误。
• 优化逻辑映射模块的单元库匹配算法：针对标准单元库（含5000+单元）的延迟、面积、功耗多目标优化需求，设计基于帕累托前沿的启发式搜索策略（C++实现），使逻辑映射的综合结果在相同约束下面积降低8%，被公司内部工具链采纳为默认配置。
• 解决客户定制化逻辑综合需求：为某AI芯片客户开发专用指令集（如矩阵运算加速指令）的综合支持插件，扩展工具的RTL模式识别能力（Python+LLVM IR解析），实现指令级并行操作的自动展开与资源映射，使客户芯片计算单元利用率从65%提升至82%。
• 建立工具质量保障体系：设计覆盖语法检查、逻辑映射的全流程测试用例集（含2000+边界场景），引入模糊测试（Fuzzing）技术生成异常RTL输入，将工具回归测试覆盖率从78%提升至93%，上线后因工具缺陷导致的项目延期率下降至0。

参与数字芯片EDA工具的基础功能开发，协助完成逻辑综合工具的测试验证与文档编写，熟悉EDA工具开发全流程与芯片设计工业需求。

• 协助开发逻辑综合工具的时序报告生成模块：基于C#实现Tcl脚本解析器，提取综合过程中的关键时序指标（如建立时间、保持时间裕量），设计可视化图表（Matplotlib集成），将时序报告可读性提升60%，支撑测试团队快速定位优化效果。
• 参与工具单元测试：编写300+条测试用例（覆盖组合逻辑优化、时序驱动映射等场景），使用GCC+GDB调试发现27处内存泄漏与逻辑错误，推动修复后工具稳定性（崩溃率）从0.8%降至0.1%。
• 整理客户需求文档：访谈5家IC设计公司，归纳逻辑综合工具的TOP10改进需求（如多电压域支持、自定义功耗模型导入），输出《客户需求分析报告》，其中3项需求被纳入下一版本开发计划。

先进制程Chiplet异构集成EDA协同验证工具开发

• 项目背景：先进制程（7nm及以下）流片成本突破数千万美元，Chiplet异构集成成为降低设计风险的核心路径，但现有EDA工具缺乏跨die的多工艺节点协同验证能力——客户需手动拼接不同foundry的模型数据，设计周期延长20%以上，跨die信号/电源完整性错误率高达15%。我的总体职责是主导工具整体架构设计、关键模块开发及5人团队协调，目标打造支持TSMC N7/SMIC 14nm工艺、兼容OpenAccess标准的Chiplet协同验证平台，解决“跨die验证难”痛点。
• 关键难题与技术：1）多工艺节点模型异构——不同foundry的GDSII/LEF/DEF库格式、参数（如阈值电压、寄生电容）差异大，无法直接用于跨die仿真；2）SI/PI联合仿真效率低——传统串行仿真需21天，无法满足客户快速tape-out需求；3）主流工具兼容性——需与Cadence Innovus、Synopsys IC Compiler II实现设计数据双向同步，避免手动导出误差。
• 核心行动与创新：1）基于OpenAccess构建统一模型框架，定义跨工艺参数映射规则（如通过线性插值算法对齐不同foundry的寄生参数），解决模型异构问题；2）引入MPI分布式仿真引擎，将SI/PI分析拆解为die内串行、die间并行任务，仿真效率提升3倍；3）开发Tcl脚本适配层与OpenAPI接口，实现与主流工具设计数据库的实时同步，数据一致性从90%提升至99%；4）带领团队用正则化线性回归校准模型参数，将跨工艺模型转换准确率从85%提升至98%。
• 量化成果与价值：工具发布后支撑12个客户的7nm/14nm Chiplet项目，协同验证周期从21天缩短至7天，跨die错误率降低65%；为公司带来年营收增量3000万+，占据国内Chiplet EDA工具市场15%份额；申请2项发明专利（“跨工艺节点Chiplet模型统一表征方法”“基于MPI的Chiplet SI/PI联合仿真系统”），发表1篇ISSCC论文《面向先进封装的EDA协同验证工具设计》。

数字芯片后端时序收敛自动化优化工具开发

• 项目背景：公司AI推理芯片后端设计中，时序收敛依赖人工调整缓冲器/反相器，耗时占比达40%，且易因局部最优导致反复迭代（平均需3轮修改）。我的职责是负责时序收敛工具的核心算法模块开发，目标提升收敛自动化率与速度，缩短客户设计周期。
• 关键难题与技术：1）时序违反排序不准——传统启发式算法仅看slack值，忽略路径关联性，关键路径常被延后处理；2）寄生参数反馈慢——布局布线后提取寄生参数需15分钟，无法支撑实时优化；3）复杂时钟网络处理弱——多时钟域、时钟门控场景下，缓冲器插入策略失效，时钟skew超标率达10%。
• 核心行动与创新：1）基于随机森林开发时序违反分类模型，输入slack、fanout、逻辑层级等12维特征，优先级排序准确率从70%提升至92%；2）设计实时寄生参数缓存机制，预提取常用单元寄生参数，反馈时间从15分钟缩至1分钟；3）用最短路径树算法（图论）开发时钟网络优化引擎，针对性调整缓冲器位置，解决多时钟域skew问题。
• 量化成果与价值：工具集成至公司后端流程后，时序收敛时间从120小时缩至60小时，自动化率从55%升至85%；应用于10+个AI芯片项目，芯片良率提升8%，客户设计周期缩短30%；获公司年度“技术创新奖”，后续升级为产品模块，支撑公司数字芯片业务规模化交付。

• 因痛心于年轻人对历史的疏离，我在B站创立「古人脱口秀」栏目，用职场梗解构历史事件（如《雍正皇帝的KPI保卫战》）。通过设计「颠覆认知-史料佐证-现代共鸣」三幕剧本模板，单期视频最高收获1.7万条弹幕互动。
• 两年间栏目播放量突破180万，作品被多地中学选为教学素材。这段经历磨砺出将学术内容转化为大众语言的能力，也让我理解到真实用户反馈才是创作者的指南针。