负责5nm-7nm先进制程数字芯片设计全流程EDA工具链（综合/布局布线/物理验证）的应用支持与流程优化，解决客户设计中的工具技术瓶颈，推动设计效率与良率提升。

• 主导某头部AI芯片客户7nm SoC后端实现工具链适配，基于Synopsys IC Compiler II与Cadence Innovus，针对时钟树抖动超标（初始达35ps）问题，通过分析时钟网络负载分布，引入动态缓冲器插入策略与层级化时钟门控优化，将抖动压缩至18ps，时序收敛周期从8周缩短至5周，支撑客户一次性流片成功。
• 为客户12nm车规级MCU搭建DFM（可制造性设计）流程，集成Mentor Calibre YieldAnalyzer与Synopsys PrimeYield，识别金属层密度梯度异常区域（最高偏差达±15%），通过定制化填充图案与通孔冗余设计，将晶圆良率从82%提升至89%，获客户年度技术合作奖。
• 优化形式验证流程，基于Synopsys Formality建立跨工具网表等价性检查自动化框架，嵌入断言验证与增量检查模式，将单项目验证耗时从72小时降至43小时（降幅40%），支撑客户多版本迭代设计需求。
• 解决客户5nm GPU芯片布局阶段IR Drop超标问题（峰值达1.2V），通过部署Ansys RedHawk-SC电热协同仿真，定位高电流密度区域并调整电源环宽度与过孔密度，最终IR Drop控制在0.9V以内，满足芯片可靠性规范。

聚焦数字前端与中端设计工具（综合/仿真）的技术支持，参与工具流程初始化搭建与客户问题排查，积累先进制程工具应用经验。

• 支持国内某MCU厂商28nm芯片前端综合，针对Design Compiler综合约束冲突导致的面积超规问题（原设计面积较指标大12%），重构时钟约束与时序例外规则，结合逻辑映射策略优化，最终面积缩减至指标内（仅超3%），综合时间从14小时缩短至10.5小时（降幅25%）。
• 参与14nm FPGA原型验证环境搭建，基于Xilinx Vivado与Mentor ModelSim，编写Tcl自动化测试脚本（覆盖10类典型接口协议），将单轮验证周期从3天压缩至2天（效率提升33%），支撑客户快速验证算法IP。
• 梳理工具常见问题知识库，收录Design Compiler约束错误、Innovus路由拥塞等12类高频问题解决方案，配套操作截图与排查流程图，团队问题平均解决时间从4小时降至3.2小时（效率提升20%）。

协助完成EDA工具基础功能测试与设计流程辅助支持，学习工具底层原理与典型应用场景。

• 参与65nm电源管理芯片版图验证，使用Cadence Assura执行DRC/LVS检查，对比不同规则集（默认/严苛）的违例分布，输出《65nm PMIC版图验证规则优化建议》，帮助团队将关键违例数量减少40%。
• 协助整理Cadence Virtuoso原理图设计工具操作指南，覆盖单元库调用、信号标注、网表导出等8个核心模块，配套20+张操作截图，新入职工程师工具上手时间从1周缩短至5天（效率提升20%）。
• 参与Synopsys PrimeTime时序分析工具培训材料编写，梳理建立时间/保持时间计算逻辑、时序路径分组方法等基础理论，支撑2场内部培训（覆盖25名设计工程师），培训满意度达92%。

5nm先进制程Timing Closure工具性能优化项目

• 随着客户5nm SoC设计复杂度提升，现有工具因Timing收敛慢（48-72小时/轮）导致流片周期延误，项目目标为重构Timing增量分析引擎，将收敛时间压缩至24小时内，同时支持多模式多角落（MMMC）并行场景。我作为核心开发负责人，主导算法优化与模块落地。
• 面临两大挑战：一是传统全图遍历式增量更新效率极低，MMMC多场景并行时资源冲突严重；二是Timing变化预测准确率不足（仅65%），导致大量无效重计算。
• 提出「依赖感知子图重计算+GNN时序预测」方案：基于设计层次结构识别Timing敏感子图（如时钟树、数据路径），仅触发受修改影响的子图重计算，减少80%冗余计算；引入图神经网络（GNN）学习100+项目历史Timing变化模式，预测本次修改后的Timing偏移，过滤掉70%无效计算。同时用OpenMP+MPI构建并行框架，优化MMMC场景资源调度，将单场景计算资源占用从16核降至8核。
• 项目成果：5nm Timing收敛时间缩短至11.2小时，MMMC场景内存占用降低37%；客户A的旗舰SoC设计周期缩短22%，带动公司年度EDA订单增长16%；该算法申请发明专利1项（排名第一），成为公司5nm Timing工具的核心竞争力。

模拟电路自动布局布线（APR）工具寄生感知集成项目

• 模拟电路（如ADC、PLL）的寄生参数（电容/电阻）会显著恶化增益、相位裕度等性能，但现有工具中寄生提取与布局优化割裂，设计师需反复迭代（平均7次）才能达标。项目目标为整合「布局-寄生-优化」流程，将迭代次数降至4次内，提升模拟APR工具的实用性。我从零担任APR模块负责人，主导算法设计与工具链集成。
• 核心难点：一是寄生参数实时更新与布局迭代的同步延迟（原需10分钟/次），打断设计节奏；二是模拟电路的版图约束（器件匹配、噪声隔离）与寄生优化目标冲突，易导致性能不达标。
• 创新解决：1）开发基于边界元法（BEM）的在线寄生提取引擎，将提取延迟压缩至58秒/次，支持布局修改后实时更新寄生参数；2）提出「贝叶斯优化引导的寄生感知布局」算法——以寄生参数和性能指标（增益≥60dB、相位裕度≥60°）为多目标，通过贝叶斯模型预测布局调整后的性能变化，优先选择满足模拟约束的布局方案，平衡寄生优化与性能要求。最终整合提取引擎与布局模块，实现闭环优化。
• 项目成果：模拟电路APR迭代次数从7次降至2.8次，寄生提取时间缩短61%；电路性能达标率从75%提升至93%，帮助客户B完成12位高精度ADC设计（寄生导致的性能劣化率<1%）。工具被纳入公司模拟EDA解决方案核心模块，直接带来3个战略客户签约，年营收贡献超800万元。

• 大二观察到毕业生离校时大量教材被废弃，而新生购书支出占生活费12%，便发起校园书籍教材循环计划。为解决传统二手书交易效率低的问题，我们开发微信小程序实现扫码估价、预约取件功能，并说服快递中心以成本价承接物流。
• 通过建立翻新消毒标准打消卫生顾虑，项目年流通教材1.2万册，累计为同学节省书费38万元。这段经历让我从商业小白成长为能设计闭环模式的实践者，项目不仅获省级创业金奖，更被纳入学校官方服务体系延续至今。