负责7nm及以下先进制程手机SoC、AI芯片客户的EDA工具（Synopsys IC Compiler II/Cadence Innovus全流程、PrimeTime时序分析）应用支持，聚焦物理实现流程搭建、高价值设计问题闭环及定制化效率工具开发，直接支撑客户流片成功率提升

• 主导某头部手机SoC客户7nm工艺物理实现流程搭建，针对时钟树功耗占比超35%的痛点，基于IC Compiler II CTS模块创新性引入“分层时钟门控+动态电压频率联动”策略——先通过Clock Domain Partitioning将时钟树拆分为12个独立子树，再结合PrimePower功耗分析定位高 toggle 路径，最终将时钟树功耗降低18%，助力客户一次性通过时序sign-off，项目提前2周进入流片阶段
• 解决某AI芯片客户Innovus布局布线阶段的“核心计算单元拥塞率超80%”问题，通过Net Tracer提取关键路径的拥塞热力图，结合Quantus寄生参数反标结果，调整布局约束为“关键模块优先放置+高扇出网络前置缓冲器”，并将优化逻辑封装为Innovus Python Flow Script，后续同类项目拥塞解决周期从7天缩短至4天，效率提升43%
• 支撑某车规级MCU客户DDR5接口IP的CDC时序收敛，针对跨时钟域路径的127条setup/hold violation，运用PrimeTime CDC分析模块定位到IP内部同步器冗余设计（双触发器改为单触发器+亚稳态滤波器），协同客户修改RTL后重新综合，最终violation数量降至12条以内，满足ISO 26262功能安全要求
• 为客户定制“版图-DRC-LVS”自动化流程，整合Cadence Virtuoso版图、Spectre仿真及Calibre验证工具，开发Python脚本实现“版图修改→寄生参数提取→DRC/LVS自动检查”的一键流转，将客户原型验证周期从15天缩短至10天，该流程被纳入公司标准支持库，已复用至3个后续客户项目

负责模拟/混合信号芯片客户（射频前端、电源管理）的EDA工具（Cadence Spectre/Mentor Calibre）深度应用支持，解决高频电路仿真收敛、版图匹配等核心技术问题，推动工具功能适配客户特殊设计需求

• 主导某28GHz射频前端芯片客户的Spectre仿真收敛问题——高频下BSIM6模型噪声参数提取不准确导致仿真发散率达35%，联合Cadence技术团队优化模型参数提取流程（增加温度漂移补偿因子），并编写Spectre Tcl脚本实现“模型参数自动校准→仿真→结果反馈”的闭环，将收敛率提升至92%，客户顺利完成流片且测试性能达标
• 解决某电源管理芯片客户差分放大器的版图匹配问题：通过Calibre Layout Matcher分析发现晶体管尺寸偏差达1.5%，提出“交叉指布局+对称dummy器件插入”方案——将关键差分对晶体管的指宽/指距严格对齐，并在两侧插入相同数量的dummy，最终匹配误差降至0.28%，满足直流增益±0.1%的精度要求
• 推动Cadence Virtuoso工具功能定制，针对客户高频电路“多端口网络阻抗匹配实时检查”需求，与厂商合作开发自定义插件：基于S参数提取结果，在Virtuoso界面中可视化显示各端口的阻抗偏差（红色预警>5Ω，绿色正常），客户版图设计时的阻抗匹配调整时间从2天缩短至半天，该插件已申请公司内部工具专利

负责数字芯片客户（DSP、FPGA）的EDA工具（Synopsys Design Compiler/Cadence Encounter）基础应用支持，解决逻辑综合、布局布线常见问题，构建客户工具使用知识体系

• 辅助某DSP客户完成逻辑综合，针对关键路径延迟1.2ns不满足1GHz频率要求的问题，运用Design Compiler的“资源共享+流水线优化”策略——将乘法器资源从8个共享至4个，同时在关键路径插入2级流水线，最终延迟缩短至1.0ns，满足频率指标
• 处理某FPGA客户Encounter布局布线的“金属层拥塞”问题：通过分析布线密度热力图，将高扇出网络从底层金属（M1-M4）调整至高层金属（M5-M8），并增加缓冲器插入密度（从每10个单元1个增至每5个单元1个），将拥塞区域密度从75%降至58%，避免了后续DRC错误
• 整理《EDA工具常见问题解决手册》，汇总120+条问题及应对方案（如Design Compiler的“时序约束冲突”、Encounter的“布线失败重试策略”），客户支持响应时间从4小时缩短至2.5小时，团队新人培养周期从3个月缩短至1.5个月

7nm工艺下大规模SoC时序收敛工具性能优化项目

• 项目背景为7nm先进制程下，客户大规模SoC（超10亿门级）设计面临时序收敛周期长（传统工具单例分析超72小时）、迭代效率低的痛点，目标是将时序分析性能提升3倍以上，支撑客户流片进度。我作为项目核心开发，负责时序分析引擎的多线程重构与关键路径算法优化。
• 项目难点在于两点：一是原单线程STA引擎无法有效利用多核资源，任务调度存在严重资源竞争；二是跨时钟域（CDC）检查假阳性率高（达35%），导致设计反复修改。技术上需结合OpenMP并行计算、细粒度任务拆分，以及贝叶斯概率模型优化CDC分析。
• 我的核心行动包括：1）重构STA引擎架构，将时序弧划分为微米级任务颗粒，采用动态负载均衡调度算法，解决多线程资源争用问题；2）针对CDC，引入设计意图先验知识的贝叶斯过滤模型，通过收集100+款成熟设计的CDC场景数据训练模型，识别无效警告；3）联动前端设计团队建立反馈闭环，每周迭代优化算法参数。
• 项目成果：时序分析时间从72小时缩短至18小时（性能提升300%），CDC假阳性率降至8%以下；工具支撑了公司TOP3客户的7nm AI芯片与高性能CPU流片，其中某AI芯片因时序收敛效率提升提前2周完成 Tape-out。我个人主导了引擎核心模块开发，申请2项发明专利（一种基于动态调度的STA多线程方法、基于贝叶斯的CDC假阳性过滤系统），获项目组技术创新一等奖。

面向Chiplet异构集成的互连验证工具开发项目

• 项目背景是Chiplet异构集成趋势下，客户面临多Chiplet间互连拓扑复杂（如2.5D封装的TSV/RDL网络）、协议一致性验证（UCIe/HBM）缺乏专用工具的痛点，目标是开发支持多协议、多拓扑的自动化互连验证工具。我担任高级开发，负责拓扑建模与协议验证模块设计。
• 项目难点在于：一是Chiplet互连拓扑层次深（从TSV到封装再到Chiplet），传统工具无法高效建模；二是UCIe协议需覆盖链路层至物理层全栈验证，现有工具仅支持部分层。技术上需结合图论建模与形式化验证，解决复杂拓扑的快速遍历与协议状态机一致性检查。
• 我的核心行动：1）设计基于分层图的互连拓扑框架，用邻接矩阵+语义化节点表示TSV、RDL与Chiplet模块，支持拓扑的快速查询与修改；2）实现UCIe全协议栈验证引擎，解析协议报文并模拟链路层错误注入（如CRC错、LTSSM状态异常），同时用SMT Solver验证状态机一致性；3）兼容主流EDA流程，提供OpenAccess接口对接客户现有设计环境。
• 项目成果：工具支持UCIe 1.1与HBM3协议，拓扑建模时间从2周缩短至8小时，协议验证覆盖率从60%提升至95%；支撑某高端服务器芯片的Chiplet互连设计，发现12个潜在协议漏洞（如跨Chiplet链路同步错误），避免流片后返工。项目获公司年度最佳产品奖，我个人主导的拓扑建模模块被纳入公司核心技术库。

• 因痛心于年轻人对历史的疏离，我在B站创立「古人脱口秀」栏目，用职场梗解构历史事件（如《雍正皇帝的KPI保卫战》）。通过设计「颠覆认知-史料佐证-现代共鸣」三幕剧本模板，单期视频最高收获1.7万条弹幕互动。
• 两年间栏目播放量突破180万，作品被多地中学选为教学素材。这段经历磨砺出将学术内容转化为大众语言的能力，也让我理解到真实用户反馈才是创作者的指南针。