负责14nm及以下先进制程数字芯片设计全流程EDA工具链应用支持，聚焦时序收敛、物理实现及定制化工具适配，解决客户设计中工具使用瓶颈，推动设计效率与良率提升。

• 主导某头部AI芯片公司14nm SoC时序收敛项目，面对PrimeTime分析中时钟树延迟超标22%的问题，采用Tempus多模式多角落（MMMC）分析定位关键路径，联合前端调整时钟门控策略并优化时钟网络层级，最终时序裕量从15ps提升至50ps，助力项目提前2周完成流片准备。
• 为客户28nm图像处理器（ISP）布局布线阶段提供Innovus技术支撑，针对金属层M5拥塞率超阈值（28%）问题，引入IC Compiler II物理感知时序优化（PATO）功能，结合自定义绕线约束规则，拥塞率降至12%，同时保持关键路径延迟不变，客户流片良率提升18%。
• 搭建公司内部EDA工具知识库，梳理Cadence/Synopsys工具链200+高频问题解决方案，开发Tcl自动化诊断脚本（覆盖DRC/LVS/时序检查），将客户问题响应时长从6小时压缩至1.5小时，年度客户满意度评分从8.2提升至9.5。
• 参与新思科技Design Compiler NX版本客户适配，针对客户定制化算力芯片的面积敏感需求，优化编译策略（如动态电压频率岛划分、低摆幅信号路由优先级调整），同等性能下芯片面积缩减15%，支撑客户完成低功耗产品定义。

面向中小IC设计企业提供Cadence/Synopsys主流工具（Virtuoso、Design Compiler等）的应用培训、问题诊断及版本升级适配，保障客户设计流程顺畅运行。

• 负责12家客户的Virtuoso平台定制化配置，针对数模混合芯片版图设计中DRC报错率高问题，编写Tcl脚本集成Calibre规则检查项（如天线效应、金属密度梯度），自动拦截90%低级错误，客户平均修版周期缩短40%。
• 主导Synopsys PrimePower功耗分析工具迁移项目，对比新旧版本模型差异（如漏电功耗计算精度提升30%），为客户车规级MCU设计定制功耗报告模板，支撑ISO 26262功能安全认证，客户认证周期缩短2个月。
• 搭建工具培训体系，开发《数字芯片后端实现工具实战》课程（含Innovus布局策略、Tempus时序分析等12个模块），累计培训客户工程师150+人次，客户自主解决工具问题比例从35%提升至65%。
• 解决某射频芯片客户ADS与Cadence Virtuoso协同仿真不兼容问题，定位SPICE模型参数传递误差，协调原厂更新接口脚本，仿真结果一致性从82%提升至98%，保障射频前端匹配电路设计准确性。

负责数模混合芯片功能验证，搭建UVM验证平台，定位设计缺陷，保障芯片功能正确性与可靠性。

• 主导某消费电子电源管理芯片（PMIC）验证，搭建基于UVM的验证平台（覆盖90%功能点），引入SystemVerilog断言（SVA）监控关键信号时序，累计发现寄存器配置错误、过压保护失效等关键问题7例，芯片一次流片成功。
• 优化仿真效率，针对大数模混合场景仿真耗时过长问题，采用Questa Formal工具进行形式验证（覆盖控制逻辑等价性），减少仿真用例30%，总仿真时间从45天压缩至30天。
• 参与芯片规格书反标，通过验证发现的3处规格定义模糊点（如电池欠压保护阈值范围），推动前端修正文档，避免后续量产争议。
• 维护验证资产库，整理复用模块（如ADC校准验证组件、I2C协议检查器）15个，团队后续项目验证环境搭建时间平均缩短50%。

支教时发现乡村小学因缺乏实验器材，科学课多停留在课本讲解。返校后联合实验室开发出百元级科学实验背包，内含20个基础实验器材。为确保可持续运营，设计配套视频课程与城乡结对系统，并培训132名大学生担任远程助教。项目覆盖9省47所学校后，学生科学兴趣评分提升35%。这段经历教会我用产品思维解决社会问题，当看到孩子们用自制望远镜发现土星光环时，我理解了教育的真谛是点燃可能性。

7nm工艺下大规模SoC时序收敛工具性能优化项目

• 项目背景为7nm先进制程下，客户大规模SoC（超10亿门级）设计面临时序收敛周期长（传统工具单例分析超72小时）、迭代效率低的痛点，目标是将时序分析性能提升3倍以上，支撑客户流片进度。我作为项目核心开发，负责时序分析引擎的多线程重构与关键路径算法优化。
• 项目难点在于两点：一是原单线程STA引擎无法有效利用多核资源，任务调度存在严重资源竞争；二是跨时钟域（CDC）检查假阳性率高（达35%），导致设计反复修改。技术上需结合OpenMP并行计算、细粒度任务拆分，以及贝叶斯概率模型优化CDC分析。
• 我的核心行动包括：1）重构STA引擎架构，将时序弧划分为微米级任务颗粒，采用动态负载均衡调度算法，解决多线程资源争用问题；2）针对CDC，引入设计意图先验知识的贝叶斯过滤模型，通过收集100+款成熟设计的CDC场景数据训练模型，识别无效警告；3）联动前端设计团队建立反馈闭环，每周迭代优化算法参数。
• 项目成果：时序分析时间从72小时缩短至18小时（性能提升300%），CDC假阳性率降至8%以下；工具支撑了公司TOP3客户的7nm AI芯片与高性能CPU流片，其中某AI芯片因时序收敛效率提升提前2周完成 Tape-out。我个人主导了引擎核心模块开发，申请2项发明专利（一种基于动态调度的STA多线程方法、基于贝叶斯的CDC假阳性过滤系统），获项目组技术创新一等奖。

面向Chiplet异构集成的互连验证工具开发项目

• 项目背景是Chiplet异构集成趋势下，客户面临多Chiplet间互连拓扑复杂（如2.5D封装的TSV/RDL网络）、协议一致性验证（UCIe/HBM）缺乏专用工具的痛点，目标是开发支持多协议、多拓扑的自动化互连验证工具。我担任高级开发，负责拓扑建模与协议验证模块设计。
• 项目难点在于：一是Chiplet互连拓扑层次深（从TSV到封装再到Chiplet），传统工具无法高效建模；二是UCIe协议需覆盖链路层至物理层全栈验证，现有工具仅支持部分层。技术上需结合图论建模与形式化验证，解决复杂拓扑的快速遍历与协议状态机一致性检查。
• 我的核心行动：1）设计基于分层图的互连拓扑框架，用邻接矩阵+语义化节点表示TSV、RDL与Chiplet模块，支持拓扑的快速查询与修改；2）实现UCIe全协议栈验证引擎，解析协议报文并模拟链路层错误注入（如CRC错、LTSSM状态异常），同时用SMT Solver验证状态机一致性；3）兼容主流EDA流程，提供OpenAccess接口对接客户现有设计环境。
• 项目成果：工具支持UCIe 1.1与HBM3协议，拓扑建模时间从2周缩短至8小时，协议验证覆盖率从60%提升至95%；支撑某高端服务器芯片的Chiplet互连设计，发现12个潜在协议漏洞（如跨Chiplet链路同步错误），避免流片后返工。项目获公司年度最佳产品奖，我个人主导的拓扑建模模块被纳入公司核心技术库。