负责7nm及以下先进制程数字芯片设计全流程的EDA工具应用支持，聚焦客户需求转化与工具效能挖掘，通过流程优化、问题诊断及定制化方案设计，推动客户设计效率提升与良率达标，衔接研发团队与客户的技术落地闭环。

• 主导某头部AI芯片客户7nm SoC设计流程搭建，基于Synopsys Fusion Compiler与Cadence Innovus工具链，针对客户面临的跨时钟域（CDC）时序收敛困难问题，采用PrimeTime PX进行多模式多角落（MMMC）分析，结合自定义时钟树模板与缓冲器插入策略，将原本需4轮迭代的收敛周期压缩至2轮，助力客户提前2周完成 Tape-out，该案例被纳入公司先进制程最佳实践库。
• 针对客户FinFET工艺下IR Drop超标导致的芯片功能异常问题，使用Ansys RedHawk进行电源网络静态/动态分析，定位到电源环过窄与去耦电容分布不均的核心痛点，提出「分层电源环加粗+高频信号路径下方增加高介电常数电容」的优化方案，经仿真验证峰值IR压降从230mV降至195mV（降幅15%），客户流片后良率从82%提升至91%。
• 开发Tcl+Python混合脚本工具集，集成时序约束检查、版图匹配度验证及DRC/LVS预检查功能，嵌入客户Calibre平台，替代原人工逐项核查流程，单项目检查耗时从8小时缩短至2小时（效率提升75%），已在公司5个重点客户中推广使用。
• 定期开展客户需求深度调研，梳理出「复杂时钟树调试可视化」「低功耗模式切换时序报告」两大高频痛点，推动研发团队在Innovus工具中新增时序路径3D拓扑展示模块与多电压域切换动态波形对比功能，上线后相关问题咨询量下降60%，客户满意度评分从4.2提升至4.8（满分5分）。

支撑中小客户28nm-14nm数字芯片设计工具落地，解决后端实现阶段常规技术问题，参与工具适配测试与知识沉淀，保障客户设计流程顺畅推进。

• 支持12家客户的28nm数字芯片后端实现，针对Calibre DRC/LVS高频报错问题（平均错误率8%），通过分析规则文件冲突点，定制化调整金属层间距、过孔密度等检查参数，将错误率稳定控制在2%以内，客户返工次数减少50%。
• 搭建「EDA工具常见问题知识库」，覆盖工具安装报错、许可证管理、基础操作误区等3大类20+场景，配套图文/视频解决方案，上线后重复咨询量下降35%，新客户上手周期从7天缩短至4天。
• 参与公司14nm工艺PDK适配测试，重点验证Innovus布局布线工具与新PDK的兼容性，完成100+标准单元的时序/功耗仿真，输出包含23项改进建议的测试报告，助力公司提前1个月完成该工艺平台认证，抢占3家新客户合作机会。

协助处理客户基础EDA工具使用问题，参与工具演示材料准备，跟踪工具使用数据并反馈优化需求，积累EDA应用端技术理解与客户服务经验。

• 协助解答客户关于Cadence Innovus基础操作的疑问（如视图切换、约束设置），整理涵盖15个高频场景的FAQ文档，客户自助解决率从60%提升至80%，减轻团队基础支持压力。
• 参与客户培训材料制作，独立完成Innovus布局布线模块操作手册编写（含30+步骤图解）与2支教学视频录制（总时长2小时），用于3场线下客户培训，覆盖80+工程师，培训后客户工具操作考核通过率提升至95%。
• 跟踪10家客户工具使用日志，统计功能模块访问频率与报错数据，发现「时序约束编辑器」使用率最高但界面交互复杂，反馈至研发团队后推动优化快捷键与智能提示功能，次月该模块用户留存率提升18%。

7nm工艺下大规模SoC时序收敛工具性能优化项目

• 项目背景为7nm先进制程下，客户大规模SoC（超10亿门级）设计面临时序收敛周期长（传统工具单例分析超72小时）、迭代效率低的痛点，目标是将时序分析性能提升3倍以上，支撑客户流片进度。我作为项目核心开发，负责时序分析引擎的多线程重构与关键路径算法优化。
• 项目难点在于两点：一是原单线程STA引擎无法有效利用多核资源，任务调度存在严重资源竞争；二是跨时钟域（CDC）检查假阳性率高（达35%），导致设计反复修改。技术上需结合OpenMP并行计算、细粒度任务拆分，以及贝叶斯概率模型优化CDC分析。
• 我的核心行动包括：1）重构STA引擎架构，将时序弧划分为微米级任务颗粒，采用动态负载均衡调度算法，解决多线程资源争用问题；2）针对CDC，引入设计意图先验知识的贝叶斯过滤模型，通过收集100+款成熟设计的CDC场景数据训练模型，识别无效警告；3）联动前端设计团队建立反馈闭环，每周迭代优化算法参数。
• 项目成果：时序分析时间从72小时缩短至18小时（性能提升300%），CDC假阳性率降至8%以下；工具支撑了公司TOP3客户的7nm AI芯片与高性能CPU流片，其中某AI芯片因时序收敛效率提升提前2周完成 Tape-out。我个人主导了引擎核心模块开发，申请2项发明专利（一种基于动态调度的STA多线程方法、基于贝叶斯的CDC假阳性过滤系统），获项目组技术创新一等奖。

面向Chiplet异构集成的互连验证工具开发项目

• 项目背景是Chiplet异构集成趋势下，客户面临多Chiplet间互连拓扑复杂（如2.5D封装的TSV/RDL网络）、协议一致性验证（UCIe/HBM）缺乏专用工具的痛点，目标是开发支持多协议、多拓扑的自动化互连验证工具。我担任高级开发，负责拓扑建模与协议验证模块设计。
• 项目难点在于：一是Chiplet互连拓扑层次深（从TSV到封装再到Chiplet），传统工具无法高效建模；二是UCIe协议需覆盖链路层至物理层全栈验证，现有工具仅支持部分层。技术上需结合图论建模与形式化验证，解决复杂拓扑的快速遍历与协议状态机一致性检查。
• 我的核心行动：1）设计基于分层图的互连拓扑框架，用邻接矩阵+语义化节点表示TSV、RDL与Chiplet模块，支持拓扑的快速查询与修改；2）实现UCIe全协议栈验证引擎，解析协议报文并模拟链路层错误注入（如CRC错、LTSSM状态异常），同时用SMT Solver验证状态机一致性；3）兼容主流EDA流程，提供OpenAccess接口对接客户现有设计环境。
• 项目成果：工具支持UCIe 1.1与HBM3协议，拓扑建模时间从2周缩短至8小时，协议验证覆盖率从60%提升至95%；支撑某高端服务器芯片的Chiplet互连设计，发现12个潜在协议漏洞（如跨Chiplet链路同步错误），避免流片后返工。项目获公司年度最佳产品奖，我个人主导的拓扑建模模块被纳入公司核心技术库。

支教时发现乡村小学因缺乏实验器材，科学课多停留在课本讲解。返校后联合实验室开发出百元级科学实验背包，内含20个基础实验器材。为确保可持续运营，设计配套视频课程与城乡结对系统，并培训132名大学生担任远程助教。项目覆盖9省47所学校后，学生科学兴趣评分提升35%。这段经历教会我用产品思维解决社会问题，当看到孩子们用自制望远镜发现土星光环时，我理解了教育的真谛是点燃可能性。