负责先进制程（7nm及以下）芯片设计项目的EDA工具链全流程适配、性能瓶颈诊断及客户定制化支持，边界涵盖RTL-to-GDSII流程调优、客户设计问题根因分析与闭环、工具新功能落地验证，聚焦AI/5G芯片的高复杂度设计场景。

• 主导某头部AI芯片客户的7nm工艺RTL-to-GDSII流程搭建，基于Synopsys IC Compiler II与Cadence Innovus的组合架构，针对客户低功耗SRAM模块的时序收敛难题，引入PrimeTime PX的动态电压频率调整（DVFS）模型优化时序约束，将时序违例率从12%降至1.5%，支撑客户一次性流片成功并通过硅后验证。
• 核心解决某5G基带芯片客户的Cadence Quantus寄生参数提取性能瓶颈，定位到大规模并行计算时的MPI资源争用问题，通过结合Slurm作业调度系统拆分任务批次，将单模块提取时间从8小时缩短至2.5小时，推动客户设计迭代效率提升3倍，获客户“年度最佳技术支持”认可。
• 牵头小楷芯智自研EDA插件——“自定义DRC/LVS规则批量导入工具”的客户需求验证，基于Tcl脚本与OpenAccess数据库接口开发适配模块，实现10类客户自定义规则的自动化导入，减少手动配置时间80%，该功能已集成至公司下一代EDA应用套件并申请软件著作权。
• 搭建EDA工具链健康度监控体系，基于Prometheus+Grafana采集Synopsys/Cadence工具的license利用率、任务队列时长、内存占用峰值等12项指标，每周输出效能报告，推动工具License池扩容20%，将工具闲置率从35%降至18%，年节省工具成本超50万元。

聚焦中高端消费类芯片（手机SoC、IoT芯片）的EDA工具应用支持，负责流程标准化制定、常见设计问题排查及客户团队技术赋能，边界包括RTL综合、布局布线、寄生提取等环节的工具配置优化。

• 主导制定公司消费类芯片RTL综合流程标准，基于Synopsys Design Compiler的统一约束框架（UCF）整合CTS与PowerArtist联动规则，将不同设计团队的综合收敛时间差异从40%缩小至10%，提升跨团队协作效率。
• 解决某IoT芯片客户的Innovus布局布线拥塞问题，通过调优Congestion Driven Routing（CDR）算法并结合DEF文件分层区域约束标记绕线障碍，将核心区域拥塞度从0.85（临界值0.7）降至0.6，避免二次布局返工。
• 开发《EDA工具入门实战课程》，覆盖Design Compiler基础操作、Innovus流程、Quantus提取等内容，累计培训客户工程师50人次，客户工具使用熟练度评分从3.2/5提升至4.5/5，减少客户支持依赖度60%。
• 参与公司EDA工具采购评估，对比Synopsys IC Compiler与Cadence Innovus的功耗分析能力，通过蓝牙SoC基准测试证明Innovus动态功耗精度高15%，推动公司采购Innovus替换旧工具，后续项目功耗分析周期缩短2天。

协助资深工程师完成芯片设计项目的EDA工具配置与基础问题排查，覆盖RTL综合、DRC/LVS检查等环节，边界包括工具参数调试、日志分析及客户问题初步响应，目标夯实EDA全流程应用基础能力。

• 协助完成某电源管理芯片的Design Compiler配置，调试SDC约束文件解决时钟偏移超标问题（从1.2ns调整至0.5ns内），支撑后续布局布线顺利推进。
• 负责某传感器芯片的LVS日志分析，通过Calibre Layer Mapping工具定位金属层定义错误，协助工程师修正后LVS违例清零，保障设计正确性。
• 搭建工具使用常见问题知识库，整理Design Compiler“timing not met”、Innovus布局错误等80条解决方案，团队新人问题解决时间缩短40%。
• 参与Design Compiler从v2018.1到v2020.1的版本升级，完成音频SoC基准测试验证时序收敛率保持95%以上，确保升级零风险。

5nm先进制程Timing Closure工具性能优化项目

• 随着客户5nm SoC设计复杂度提升，现有工具因Timing收敛慢（48-72小时/轮）导致流片周期延误，项目目标为重构Timing增量分析引擎，将收敛时间压缩至24小时内，同时支持多模式多角落（MMMC）并行场景。我作为核心开发负责人，主导算法优化与模块落地。
• 面临两大挑战：一是传统全图遍历式增量更新效率极低，MMMC多场景并行时资源冲突严重；二是Timing变化预测准确率不足（仅65%），导致大量无效重计算。
• 提出「依赖感知子图重计算+GNN时序预测」方案：基于设计层次结构识别Timing敏感子图（如时钟树、数据路径），仅触发受修改影响的子图重计算，减少80%冗余计算；引入图神经网络（GNN）学习100+项目历史Timing变化模式，预测本次修改后的Timing偏移，过滤掉70%无效计算。同时用OpenMP+MPI构建并行框架，优化MMMC场景资源调度，将单场景计算资源占用从16核降至8核。
• 项目成果：5nm Timing收敛时间缩短至11.2小时，MMMC场景内存占用降低37%；客户A的旗舰SoC设计周期缩短22%，带动公司年度EDA订单增长16%；该算法申请发明专利1项（排名第一），成为公司5nm Timing工具的核心竞争力。

模拟电路自动布局布线（APR）工具寄生感知集成项目

• 模拟电路（如ADC、PLL）的寄生参数（电容/电阻）会显著恶化增益、相位裕度等性能，但现有工具中寄生提取与布局优化割裂，设计师需反复迭代（平均7次）才能达标。项目目标为整合「布局-寄生-优化」流程，将迭代次数降至4次内，提升模拟APR工具的实用性。我从零担任APR模块负责人，主导算法设计与工具链集成。
• 核心难点：一是寄生参数实时更新与布局迭代的同步延迟（原需10分钟/次），打断设计节奏；二是模拟电路的版图约束（器件匹配、噪声隔离）与寄生优化目标冲突，易导致性能不达标。
• 创新解决：1）开发基于边界元法（BEM）的在线寄生提取引擎，将提取延迟压缩至58秒/次，支持布局修改后实时更新寄生参数；2）提出「贝叶斯优化引导的寄生感知布局」算法——以寄生参数和性能指标（增益≥60dB、相位裕度≥60°）为多目标，通过贝叶斯模型预测布局调整后的性能变化，优先选择满足模拟约束的布局方案，平衡寄生优化与性能要求。最终整合提取引擎与布局模块，实现闭环优化。
• 项目成果：模拟电路APR迭代次数从7次降至2.8次，寄生提取时间缩短61%；电路性能达标率从75%提升至93%，帮助客户B完成12位高精度ADC设计（寄生导致的性能劣化率<1%）。工具被纳入公司模拟EDA解决方案核心模块，直接带来3个战略客户签约，年营收贡献超800万元。

• 因痛心于年轻人对历史的疏离，我在B站创立「古人脱口秀」栏目，用职场梗解构历史事件（如《雍正皇帝的KPI保卫战》）。通过设计「颠覆认知-史料佐证-现代共鸣」三幕剧本模板，单期视频最高收获1.7万条弹幕互动。
• 两年间栏目播放量突破180万，作品被多地中学选为教学素材。这段经历磨砺出将学术内容转化为大众语言的能力，也让我理解到真实用户反馈才是创作者的指南针。