负责5nm/3nm先进制程数字芯片设计的EDA工具链全流程适配、设计流程优化及客户技术支持，聚焦复杂SoC设计中工具效能提升与关键问题闭环，保障流片前验证与后端实现的高效稳定。

• 主导某头部AI芯片客户7nm工艺前端设计流程的PDK适配与工具调优，基于Synopsys IC Compiler II与Cadence Innovus平台，针对时序收敛瓶颈提出时钟门控单元替换策略与多电压域划分方案，将关键路径时序裕量从0.8ns提升至1.5ns，设计周转时间（TAT）缩短30%，支撑客户一次性通过 Tape-out 评审。
• 解决客户FinFET工艺SoC设计中的IR Drop风险问题，通过Ansys RedHawk进行电源网络静态/动态仿真，定位高电流密度区域并提出M8-Metal层局部增粗、去耦电容密度提升至120%的优化方案，IR Drop峰值从125mV降至106mV，设计可靠性达标率从89%提升至98%。
• 搭建5nm工艺形式验证标准化流程，整合Synopsys Formality与PrimeTime，定制跨层级等价性检查策略（含寄存器重定时、门控时钟转换），将等价性检查周期从7天压缩至3天，支持客户3款车规级芯片流片前验证效率提升150%。
• 为客户定制DFT工具（Mentor Tessent）配置方案，针对20亿门级SoC设计优化测试向量生成算法，通过分层激励与故障覆盖率预测模型，将向量生成时间从144小时降至68小时，测试覆盖率从92%提升至98.5%，助力客户晶圆测试良率提升4.2个百分点。

协助资深工程师完成数字芯片设计全流程EDA工具技术支持，参与低功耗/高性能设计流程搭建及典型问题排查，积累先进工艺节点下的工具应用与协同优化经验。

• 核心参与65nm工艺MCU芯片后端布局布线支持，基于Cadence Encounter平台分析CTS（时钟树综合）延迟超标问题，通过调整缓冲器插入策略（采用低摆幅驱动单元替代标准单元）与时钟网络屏蔽层优化，时序裕量从0.5ns提升至1.2ns，满足芯片133MHz主频要求。
• 主导40nm SoC低功耗设计流程优化，引入Synopsys PrimePower进行动态/静态功耗分析，定位到总线控制器模块动态功耗占比达35%，提出寄存器级门控与电源域分区方案，整体功耗降低12%，支撑客户产品续航提升20%。
• 搭建公司内部EDA工具培训体系，梳理Synopsys/Cadence主流工具（Design Compiler、Innovus）的操作手册与10+典型案例（含时序收敛、DFT配置），新员工工具独立上手时间从2周缩短至5天，团队人效提升30%。

协助处理客户工具使用问题，参与工具测试及文档编写，熟悉基础EDA工具功能与模拟/数字设计场景的应用适配。

• 协助解决客户使用Cadence Virtuoso进行模拟电路设计时的版图匹配问题，通过分析DRC/LVS报错日志定位匹配规则（MOS管指宽误差>5%）设置偏差，指导客户调整约束条件并优化匹配布局，问题解决率100%，客户满意度评分4.8/5。
• 参与公司自研工具（版图寄生参数提取）的测试工作，使用Python编写自动化测试脚本（覆盖120+功能点），发现并反馈23项潜在bug（含计算精度误差、多线程崩溃），推动工具发布稳定性从92%提升至99.6%。
• 整理客户高频问题知识库，汇总300+条工具使用问题（含Innovus布线拥塞、PrimeTime时序报告解读）及解决方案，团队响应客户咨询的平均时间从6小时缩短至3.6小时。

3nm FinFET工艺寄生参数提取工具PExPro性能优化与准确性提升项目

• 随着3nm FinFET工艺量产，现有寄生参数提取工具因鳍片结构三维复杂性及多阈值电压器件高密度集成，导致提取精度下降15%、单cell提取时间超10秒，无法满足客户大规模设计需求。我作为项目负责人，主导工具的性能优化与工艺适配，目标是让提取精度达标、单cell时间缩至3秒内。
• 项目面临三大核心挑战：1）FinFET鳍片的边缘电场近似误差大，传统矩量法（MoM）无法精确计算三维寄生电容；2）多阈值电压晶体管的并行计算效率低，OpenMP框架下任务负载不均衡；3）工艺PDK模型的SPICE耦合问题，导致提取结果与晶圆厂测试数据偏差超10%。
• 针对FinFET结构，我将MoM替换为有限元边界元耦合（FEBEM）方法，开发自适应非结构化网格划分策略——对鳍片边缘采用加密网格保留电场细节，对平坦区域稀疏化降低计算量；并行计算上，引入MPI+OpenMP混合框架，结合Work Stealing任务调度算法，动态分配器件级与互连线级任务，解决负载不均衡问题；针对工艺模型，搭建支持SVR机器学习模型的校准模块，用晶圆厂1000+组测试数据训练，生成修正系数关联提取结果与实测值。
• 项目成果：1）提取精度大幅提升——与晶圆厂测试数据偏差从10%降至2.8%，满足3nm工艺要求；2）效率突破——单cell提取时间从10秒缩短至2.3秒，并行效率提升45%；3）业务价值——支撑公司3nm客户完成2款旗舰CPU设计，设计迭代周期缩短28%，客户复购率提升至95%；我个人主导算法重构与并行框架开发，申请发明专利2项（1项已授权），获公司年度优秀项目奖。

先进封装基板寄生参数提取工具PadEx架构设计与实现

• 先进封装（CoWoS/InFO）兴起后，客户反馈传统工具无法处理基板多层堆叠（≥20层）、细线路（线宽/线距<10μm）的三维电磁耦合及通孔（Via）高频损耗问题。我从需求分析切入，担任工具核心开发者，目标是打造适配先进封装的专用寄生提取工具。
• 项目难点在于：1）多层基板的全波电磁仿真计算量大，传统二维方法无法捕捉层间耦合；2）Via的趋肤效应与高频损耗被简化，导致Cvia/Lvia误差超8%；3）需兼容BT树脂、硅中介层等多种材料，属性变化影响仿真准确性。
• 我主导设计了分层式架构：底层调用HFSS API实现全波仿真，中层开发参数化建模模块——基于传输线理论（TLM）构建Via高频模型，纳入趋肤深度、介质损耗角正切等参数；上层封装图形化界面与批量处理功能，支持用户自定义材料属性库。针对计算效率，采用模型降阶（ROM）技术，对重复结构（如均匀走线）预计算电磁响应，减少实时仿真量。
• 项目成果：1）工具支持20层以上基板提取，Via寄生参数误差从8%降至1.9%；2）业务落地——帮助客户完成首款CoWoS封装AI芯片设计，信号完整性问题减少42%，设计周期缩短31%；3）个人成长——掌握先进封装EDA工具的全流程设计，主导的Via建模模块成为公司核心技术资产，获年度技术创新奖。

支教时发现乡村小学因缺乏实验器材，科学课多停留在课本讲解。返校后联合实验室开发出百元级科学实验背包，内含20个基础实验器材。为确保可持续运营，设计配套视频课程与城乡结对系统，并培训132名大学生担任远程助教。项目覆盖9省47所学校后，学生科学兴趣评分提升35%。这段经历教会我用产品思维解决社会问题，当看到孩子们用自制望远镜发现土星光环时，我理解了教育的真谛是点燃可能性。