负责7nm及以下先进制程数字芯片设计全流程的EDA工具应用支持，聚焦客户需求转化与工具效能挖掘，通过流程优化、问题诊断及定制化方案设计，推动客户设计效率提升与良率达标，衔接研发团队与客户的技术落地闭环。

• 主导某头部AI芯片客户7nm SoC设计流程搭建，基于Synopsys Fusion Compiler与Cadence Innovus工具链，针对客户面临的跨时钟域（CDC）时序收敛困难问题，采用PrimeTime PX进行多模式多角落（MMMC）分析，结合自定义时钟树模板与缓冲器插入策略，将原本需4轮迭代的收敛周期压缩至2轮，助力客户提前2周完成 Tape-out，该案例被纳入公司先进制程最佳实践库。
• 针对客户FinFET工艺下IR Drop超标导致的芯片功能异常问题，使用Ansys RedHawk进行电源网络静态/动态分析，定位到电源环过窄与去耦电容分布不均的核心痛点，提出「分层电源环加粗+高频信号路径下方增加高介电常数电容」的优化方案，经仿真验证峰值IR压降从230mV降至195mV（降幅15%），客户流片后良率从82%提升至91%。
• 开发Tcl+Python混合脚本工具集，集成时序约束检查、版图匹配度验证及DRC/LVS预检查功能，嵌入客户Calibre平台，替代原人工逐项核查流程，单项目检查耗时从8小时缩短至2小时（效率提升75%），已在公司5个重点客户中推广使用。
• 定期开展客户需求深度调研，梳理出「复杂时钟树调试可视化」「低功耗模式切换时序报告」两大高频痛点，推动研发团队在Innovus工具中新增时序路径3D拓扑展示模块与多电压域切换动态波形对比功能，上线后相关问题咨询量下降60%，客户满意度评分从4.2提升至4.8（满分5分）。

支撑中小客户28nm-14nm数字芯片设计工具落地，解决后端实现阶段常规技术问题，参与工具适配测试与知识沉淀，保障客户设计流程顺畅推进。

• 支持12家客户的28nm数字芯片后端实现，针对Calibre DRC/LVS高频报错问题（平均错误率8%），通过分析规则文件冲突点，定制化调整金属层间距、过孔密度等检查参数，将错误率稳定控制在2%以内，客户返工次数减少50%。
• 搭建「EDA工具常见问题知识库」，覆盖工具安装报错、许可证管理、基础操作误区等3大类20+场景，配套图文/视频解决方案，上线后重复咨询量下降35%，新客户上手周期从7天缩短至4天。
• 参与公司14nm工艺PDK适配测试，重点验证Innovus布局布线工具与新PDK的兼容性，完成100+标准单元的时序/功耗仿真，输出包含23项改进建议的测试报告，助力公司提前1个月完成该工艺平台认证，抢占3家新客户合作机会。

协助处理客户基础EDA工具使用问题，参与工具演示材料准备，跟踪工具使用数据并反馈优化需求，积累EDA应用端技术理解与客户服务经验。

• 协助解答客户关于Cadence Innovus基础操作的疑问（如视图切换、约束设置），整理涵盖15个高频场景的FAQ文档，客户自助解决率从60%提升至80%，减轻团队基础支持压力。
• 参与客户培训材料制作，独立完成Innovus布局布线模块操作手册编写（含30+步骤图解）与2支教学视频录制（总时长2小时），用于3场线下客户培训，覆盖80+工程师，培训后客户工具操作考核通过率提升至95%。
• 跟踪10家客户工具使用日志，统计功能模块访问频率与报错数据，发现「时序约束编辑器」使用率最高但界面交互复杂，反馈至研发团队后推动优化快捷键与智能提示功能，次月该模块用户留存率提升18%。

先进制程Chiplet互连验证EDA工具模块开发

• 项目背景是先进制程（5nm及以下）下Chiplet异构封装设计复杂度激增，客户面临多物理场（电磁-电路-热）联合仿真效率低（单场景耗时超72小时）、异构接口标准兼容难（如UCIe/EMIB信号模型无法统一）的问题，无法满足快速验证需求。核心目标是开发高精度（≥95%）、低延迟的Chiplet互连验证模块，支撑2.5D/3D封装的SI/PI联合仿真。我的职责是模块主程，负责需求拆解、技术方案设计及团队落地。
• 遇到的关键难题：1）传统FDTD与SPICE联合仿真存在“迭代冗余”，电磁场计算结果需反复同步至电路模型，耗时占比60%；2）不同厂商Chiplet的接口参数（如UCIe差分对阻抗、EMIB中介层耦合系数）缺乏统一映射规则，导致模型适配成本高。技术上采用“分层降阶建模（ROM）+ 并行计算框架”：将百万节点SPICE电路压缩为千级参数ROM，减少计算量；基于OpenAccess数据库构建多标准接口适配层，通过XML元数据自动映射不同协议的信号属性。
• 核心行动：1）主导梳理12类Chiplet互连关键场景（如SerDes眼图、电源平面谐振），定义模块功能边界；2）带领3人小组实现ROM建模引擎，优化并行task scheduling算法，将冗余计算减少40%；3）对接台积电封装厂、ARM IP团队，收集100+组真实测试用例，迭代模型精度至95.2%。
• 项目成果：模块仿真时间从72小时缩短至12小时，支撑15个客户完成Chiplet项目验证，缩短客户设计周期30%；工具模块纳入公司主力套件“ChipVefier”，贡献当年20%营收增量；申请2项发明专利（已公开），制定3项公司内部Chiplet验证标准，成为行业内少数支持多标准Chiplet互连验证的工具之一。

高性能数模混合信号仿真工具内核优化

• 项目背景是公司主力数模混合仿真工具在处理百万门级SoC时，因数模域接口同步开销大（占总耗时35%）、稀疏矩阵求解慢（百万门级矩阵填充超2小时），仿真速度较竞品慢3倍，导致客户无法按时完成流片前验证。核心目标是优化内核，将大规模数模混合电路仿真速度提升3倍以上，同时保持精度。我的职责是内核优化负责人，负责瓶颈分析、架构重构与性能调优。
• 遇到的关键难题：1）传统分割仿真方式需每小时同步全局状态，数据冗余高；2）稀疏矩阵求解器对GPU利用率低（仅15%），矩阵填充格式（CSR）无法发挥CUDA核心并行优势。技术上采用“事件驱动协同仿真+ GPU加速稀疏求解”：仅同步变化信号节点，减少同步次数80%；将矩阵格式转换为ELL，适配GPU并行计算。
• 核心行动：1）通过Profiler定位瓶颈，确认数据同步与矩阵求解占比超70%；2）重构协同仿真引擎，实现事件队列优先级调度，仅当信号变化超阈值时触发同步；3）集成NVIDIA CUDA稀疏求解器，优化矩阵填充算法，将填充时间从2小时缩短至15分钟，求解速度提升5倍。
• 项目成果：大规模数模混合电路仿真速度提升4.2倍，支撑客户某百万门级MCU一次性流片成功（节省流片成本超500万）；内核错误率从1.2%降至0.48%，稳定性显著提升；获得公司年度技术创新一等奖，该架构成为后续“AnalogFast”仿真工具的基础，支撑公司占据国内数模混合仿真市场15%份额。

支教时发现乡村小学因缺乏实验器材，科学课多停留在课本讲解。返校后联合实验室开发出百元级科学实验背包，内含20个基础实验器材。为确保可持续运营，设计配套视频课程与城乡结对系统，并培训132名大学生担任远程助教。项目覆盖9省47所学校后，学生科学兴趣评分提升35%。这段经历教会我用产品思维解决社会问题，当看到孩子们用自制望远镜发现土星光环时，我理解了教育的真谛是点燃可能性。