负责7nm及以下先进制程客户芯片项目的EDA工具全流程应用支持，聚焦数字前端设计与后端实现，解决工具适配、流程瓶颈及性能优化问题，推动客户设计效率与良率提升。

• 主导某头部AI芯片客户7nm SoC数字后端实现项目，基于Synopsys IC Compiler II与PrimeTime，针对时钟树延迟超标（原320ps→目标250ps）问题，创新采用动态电压域划分与时钟缓冲器分层分配策略，结合自定义Tcl脚本优化绕线规则，最终时序收敛周期从8周缩短至5周，芯片工作频率从2.0GHz提升至2.4GHz，助力客户一次性流片成功。
• 为自动驾驶芯片客户解决形式验证效率瓶颈，基于Cadence JasperGold，分析其千万门级控制逻辑验证场景，通过定制断言库（新增300+关键功能断言）与分层验证策略（将顶层验证拆解为5个功能子模块并行验证），将原本需12周的等价性检查压缩至7周，验证覆盖率从92%提升至98.5%，支撑客户提前进入流片阶段。
• 针对客户高频反馈的版图规则检查（DRC）人工排查耗时问题，自主开发Python脚本集成Mentor Calibre API，实现DRC错误自动分类（分为金属层间距、通孔密度等6大类）与优先级标记，将单轮DRC检查的人工分析时间从3天缩短至8小时，客户设计迭代效率提升60%。
• 建立客户需求-工具特性映射机制，梳理20+典型设计场景（如低功耗多电压域、高速SerDes接口）的工具配置模板，覆盖Synopsys/Cadence主流工具链，客户首次工具调通时间从2周缩短至3天，年度客户满意度评分从4.2提升至4.8（满分5分）。

协助资深工程师完成客户工具应用问题排查，参与先进制程PDK适配与设计流程优化，支持数字前端综合与时序分析环节的技术落地。

• 支持某5G基带芯片客户14nm数字前端综合项目，使用Synopsys Design Compiler解决多时钟域约束冲突问题，通过分析SDC文件中的false path定义遗漏，修正跨时钟域路径约束策略，将综合后的建立时间违例从150ps降低至20ps，面积利用率提升12%，保障后续后端流程顺利推进。
• 参与台积电N7工艺PDK适配项目，与代工厂工艺团队协作，针对工具（Cadence Innovus）中晶体管模型参数偏差问题（原驱动电流仿真误差±15%），提出基于SPICE网表的二次校准方法，修正模型中的载流子迁移率参数，将仿真误差缩小至±3%，获代工厂官方适配认证。
• 开发自动化脚本工具集，基于Tcl与Perl实现设计规则检查（DRC）前置验证：在客户提交版图前，自动检测常见违规（如金属层最小间距不足），将代工厂返回的DRC错误率从35%降至12%，客户设计返工成本降低约40万元/项目。
• 编制《数字前端综合常见问题手册》，整理Synopsys Design Compiler在时序约束、功耗分析场景下的50+高频问题及解决方案，内部培训覆盖15人，团队问题响应效率提升50%。

协助处理客户基础EDA工具操作问题，参与工具文档整理与新人培训，学习数字设计与EDA工具协同流程。

• 搭建EDA工具常见问题知识库，分类整理Cadence Virtuoso（模拟设计）、Synopsys Custom Compiler（定制版图）的高频报错（如网表导入失败、约束文件语法错误），累计收录200+案例，团队平均问题解决时间从4小时缩短至1.5小时。
• 支持客户流片前DRC/LVS检查，使用Mentor Calibre完成某电源管理芯片的版图验证，定位并协助修复金属层过孔密度不足（原违规点87处→修复后0处）、通孔与金属线间距违规等问题，保障芯片一次性通过代工厂流片审查。
• 协助培训5名新入职技术支持工程师，讲解Synopsys PrimePower功耗分析工具的基础操作（如功耗模型加载、场景设置）与报告解读，新人独立处理简单功耗问题的时间从2周缩短至3天。
• 参与编写《EDA工具入门指南》，覆盖数字/模拟设计流程中常用工具（Design Compiler、Virtuoso）的功能定位与协同逻辑，被公司作为新人培训标准教材使用。

5nm先进制程Timing Closure工具性能优化项目

• 随着客户5nm SoC设计复杂度提升，现有工具因Timing收敛慢（48-72小时/轮）导致流片周期延误，项目目标为重构Timing增量分析引擎，将收敛时间压缩至24小时内，同时支持多模式多角落（MMMC）并行场景。我作为核心开发负责人，主导算法优化与模块落地。
• 面临两大挑战：一是传统全图遍历式增量更新效率极低，MMMC多场景并行时资源冲突严重；二是Timing变化预测准确率不足（仅65%），导致大量无效重计算。
• 提出「依赖感知子图重计算+GNN时序预测」方案：基于设计层次结构识别Timing敏感子图（如时钟树、数据路径），仅触发受修改影响的子图重计算，减少80%冗余计算；引入图神经网络（GNN）学习100+项目历史Timing变化模式，预测本次修改后的Timing偏移，过滤掉70%无效计算。同时用OpenMP+MPI构建并行框架，优化MMMC场景资源调度，将单场景计算资源占用从16核降至8核。
• 项目成果：5nm Timing收敛时间缩短至11.2小时，MMMC场景内存占用降低37%；客户A的旗舰SoC设计周期缩短22%，带动公司年度EDA订单增长16%；该算法申请发明专利1项（排名第一），成为公司5nm Timing工具的核心竞争力。

模拟电路自动布局布线（APR）工具寄生感知集成项目

• 模拟电路（如ADC、PLL）的寄生参数（电容/电阻）会显著恶化增益、相位裕度等性能，但现有工具中寄生提取与布局优化割裂，设计师需反复迭代（平均7次）才能达标。项目目标为整合「布局-寄生-优化」流程，将迭代次数降至4次内，提升模拟APR工具的实用性。我从零担任APR模块负责人，主导算法设计与工具链集成。
• 核心难点：一是寄生参数实时更新与布局迭代的同步延迟（原需10分钟/次），打断设计节奏；二是模拟电路的版图约束（器件匹配、噪声隔离）与寄生优化目标冲突，易导致性能不达标。
• 创新解决：1）开发基于边界元法（BEM）的在线寄生提取引擎，将提取延迟压缩至58秒/次，支持布局修改后实时更新寄生参数；2）提出「贝叶斯优化引导的寄生感知布局」算法——以寄生参数和性能指标（增益≥60dB、相位裕度≥60°）为多目标，通过贝叶斯模型预测布局调整后的性能变化，优先选择满足模拟约束的布局方案，平衡寄生优化与性能要求。最终整合提取引擎与布局模块，实现闭环优化。
• 项目成果：模拟电路APR迭代次数从7次降至2.8次，寄生提取时间缩短61%；电路性能达标率从75%提升至93%，帮助客户B完成12位高精度ADC设计（寄生导致的性能劣化率<1%）。工具被纳入公司模拟EDA解决方案核心模块，直接带来3个战略客户签约，年营收贡献超800万元。

• 因痛心于年轻人对历史的疏离，我在B站创立「古人脱口秀」栏目，用职场梗解构历史事件（如《雍正皇帝的KPI保卫战》）。通过设计「颠覆认知-史料佐证-现代共鸣」三幕剧本模板，单期视频最高收获1.7万条弹幕互动。
• 两年间栏目播放量突破180万，作品被多地中学选为教学素材。这段经历磨砺出将学术内容转化为大众语言的能力，也让我理解到真实用户反馈才是创作者的指南针。