聚焦7nm及以下先进制程数字芯片客户，负责EDA工具全流程应用支持、性能瓶颈诊断及定制化流程开发，推动客户设计效率与流片成功率提升

• 主导某头部AI芯片客户7nm设计流程优化，针对RTL到GDSII阶段时序收敛耗时过长问题（原需8周），通过PrimeTime深度分析定位跨时钟域（CDC）路径延迟异常，结合Innovus物理感知时序优化引擎，定制动态电压频率调整（DVFS）约束策略与单元密度梯度分布规则，将时序收敛周期压缩至4周，助力客户一次性流片成功并通过AEC-Q100车规认证
• 解决客户形式验证阶段高误报率痛点（原误报率25%），深入研究Synopsys VC Formal断言库设计逻辑，优化覆盖组划分策略并引入基于XGBoost的模式识别算法筛选关键断言，误报率降至5%，单模块验证周期从10天缩短至6天，支撑客户完成ISO 26262功能安全认证
• 开发Tcl-Python混合自动化工具集，针对DFT测试向量生成场景，实现网表关键信号自动提取、覆盖率驱动测试模式生成及缺陷覆盖率实时监控，替代人工手动配置流程，测试向量生成时间从3天压缩至6小时，客户设计迭代周期缩短25%
• 支持客户CoWoS-S先进封装协同设计，协同PDK团队校准3D寄生参数提取模型（Calibre xRC），解决多die互连串扰问题，芯片间信号完整性达标率从82%提升至95%，支撑客户完成HPC芯片量产交付

负责28nm-40nm成熟制程模拟/数模混合芯片客户的EDA工具应用支持，聚焦仿真验证、版图匹配及工具效率提升

• 完成某电源管理芯片客户Cadence Virtuoso平台迁移（从IC617到IC620），针对旧版Spectre模型与新平台兼容性问题，对比12类器件模型参数差异并编写自动化映射脚本，解决仿真误差超5%问题，迁移后仿真精度达标率100%，保障客户项目按节点交付
• 优化模拟版图匹配（Layout Matching）流程，针对手动调整MOS管间距效率低的问题，基于Calibre开发匹配度评分算法（融合器件尺寸、间距、层叠特征），自动识别高敏感器件对并推荐最优布局方案，匹配误差从±3%降至±1.5%，客户良率提升3%
• 搭建公司内部EDA工具培训体系，梳理数模混合设计中200+典型工具问题案例，开发“操作演示-原理精讲-实战演练”三维课程，新客户工具上手周期从6周缩短至3周，年度客户满意度评分从4.2（满分5分）提升至4.7

协助资深工程师处理基础工具应用问题，参与工具环境搭建与客户问题反馈收集，夯实EDA全流程知识基础

• 承担客户日常工具咨询响应（日均10+次），聚焦Synopsys Design Compiler综合约束问题，总结TOP10高频问题并编制图文版FAQ文档，首次问题解决率从65%提升至85%，释放资深工程师30%支持精力
• 参与某消费电子芯片PrimePower功耗分析项目，学习静态/动态功耗拆解方法，独立完成电源域划分与高功耗子电路定位，输出分析报告辅助客户优化后整体功耗降低18%
• 协助搭建EDA工具环境验证平台，完成Innovus 17.1等新版本安装配置与基准测试，编写《工具升级验证指南》包含20+关键指标（如时序分析速度、内存占用率），保障后续客户工具升级零重大事故

7nm工艺下大规模SoC时序收敛工具性能优化项目

• 项目背景为7nm先进制程下，客户大规模SoC（超10亿门级）设计面临时序收敛周期长（传统工具单例分析超72小时）、迭代效率低的痛点，目标是将时序分析性能提升3倍以上，支撑客户流片进度。我作为项目核心开发，负责时序分析引擎的多线程重构与关键路径算法优化。
• 项目难点在于两点：一是原单线程STA引擎无法有效利用多核资源，任务调度存在严重资源竞争；二是跨时钟域（CDC）检查假阳性率高（达35%），导致设计反复修改。技术上需结合OpenMP并行计算、细粒度任务拆分，以及贝叶斯概率模型优化CDC分析。
• 我的核心行动包括：1）重构STA引擎架构，将时序弧划分为微米级任务颗粒，采用动态负载均衡调度算法，解决多线程资源争用问题；2）针对CDC，引入设计意图先验知识的贝叶斯过滤模型，通过收集100+款成熟设计的CDC场景数据训练模型，识别无效警告；3）联动前端设计团队建立反馈闭环，每周迭代优化算法参数。
• 项目成果：时序分析时间从72小时缩短至18小时（性能提升300%），CDC假阳性率降至8%以下；工具支撑了公司TOP3客户的7nm AI芯片与高性能CPU流片，其中某AI芯片因时序收敛效率提升提前2周完成 Tape-out。我个人主导了引擎核心模块开发，申请2项发明专利（一种基于动态调度的STA多线程方法、基于贝叶斯的CDC假阳性过滤系统），获项目组技术创新一等奖。

面向Chiplet异构集成的互连验证工具开发项目

• 项目背景是Chiplet异构集成趋势下，客户面临多Chiplet间互连拓扑复杂（如2.5D封装的TSV/RDL网络）、协议一致性验证（UCIe/HBM）缺乏专用工具的痛点，目标是开发支持多协议、多拓扑的自动化互连验证工具。我担任高级开发，负责拓扑建模与协议验证模块设计。
• 项目难点在于：一是Chiplet互连拓扑层次深（从TSV到封装再到Chiplet），传统工具无法高效建模；二是UCIe协议需覆盖链路层至物理层全栈验证，现有工具仅支持部分层。技术上需结合图论建模与形式化验证，解决复杂拓扑的快速遍历与协议状态机一致性检查。
• 我的核心行动：1）设计基于分层图的互连拓扑框架，用邻接矩阵+语义化节点表示TSV、RDL与Chiplet模块，支持拓扑的快速查询与修改；2）实现UCIe全协议栈验证引擎，解析协议报文并模拟链路层错误注入（如CRC错、LTSSM状态异常），同时用SMT Solver验证状态机一致性；3）兼容主流EDA流程，提供OpenAccess接口对接客户现有设计环境。
• 项目成果：工具支持UCIe 1.1与HBM3协议，拓扑建模时间从2周缩短至8小时，协议验证覆盖率从60%提升至95%；支撑某高端服务器芯片的Chiplet互连设计，发现12个潜在协议漏洞（如跨Chiplet链路同步错误），避免流片后返工。项目获公司年度最佳产品奖，我个人主导的拓扑建模模块被纳入公司核心技术库。

• 因痛心于年轻人对历史的疏离，我在B站创立「古人脱口秀」栏目，用职场梗解构历史事件（如《雍正皇帝的KPI保卫战》）。通过设计「颠覆认知-史料佐证-现代共鸣」三幕剧本模板，单期视频最高收获1.7万条弹幕互动。
• 两年间栏目播放量突破180万，作品被多地中学选为教学素材。这段经历磨砺出将学术内容转化为大众语言的能力，也让我理解到真实用户反馈才是创作者的指南针。