负责7nm及以下先进制程数字芯片设计全流程的EDA工具应用支持，聚焦客户需求转化与工具效能挖掘，通过流程优化、问题诊断及定制化方案设计，推动客户设计效率提升与良率达标，衔接研发团队与客户的技术落地闭环。

• 主导某头部AI芯片客户7nm SoC设计流程搭建，基于Synopsys Fusion Compiler与Cadence Innovus工具链，针对客户面临的跨时钟域（CDC）时序收敛困难问题，采用PrimeTime PX进行多模式多角落（MMMC）分析，结合自定义时钟树模板与缓冲器插入策略，将原本需4轮迭代的收敛周期压缩至2轮，助力客户提前2周完成 Tape-out，该案例被纳入公司先进制程最佳实践库。
• 针对客户FinFET工艺下IR Drop超标导致的芯片功能异常问题，使用Ansys RedHawk进行电源网络静态/动态分析，定位到电源环过窄与去耦电容分布不均的核心痛点，提出「分层电源环加粗+高频信号路径下方增加高介电常数电容」的优化方案，经仿真验证峰值IR压降从230mV降至195mV（降幅15%），客户流片后良率从82%提升至91%。
• 开发Tcl+Python混合脚本工具集，集成时序约束检查、版图匹配度验证及DRC/LVS预检查功能，嵌入客户Calibre平台，替代原人工逐项核查流程，单项目检查耗时从8小时缩短至2小时（效率提升75%），已在公司5个重点客户中推广使用。
• 定期开展客户需求深度调研，梳理出「复杂时钟树调试可视化」「低功耗模式切换时序报告」两大高频痛点，推动研发团队在Innovus工具中新增时序路径3D拓扑展示模块与多电压域切换动态波形对比功能，上线后相关问题咨询量下降60%，客户满意度评分从4.2提升至4.8（满分5分）。

支撑中小客户28nm-14nm数字芯片设计工具落地，解决后端实现阶段常规技术问题，参与工具适配测试与知识沉淀，保障客户设计流程顺畅推进。

• 支持12家客户的28nm数字芯片后端实现，针对Calibre DRC/LVS高频报错问题（平均错误率8%），通过分析规则文件冲突点，定制化调整金属层间距、过孔密度等检查参数，将错误率稳定控制在2%以内，客户返工次数减少50%。
• 搭建「EDA工具常见问题知识库」，覆盖工具安装报错、许可证管理、基础操作误区等3大类20+场景，配套图文/视频解决方案，上线后重复咨询量下降35%，新客户上手周期从7天缩短至4天。
• 参与公司14nm工艺PDK适配测试，重点验证Innovus布局布线工具与新PDK的兼容性，完成100+标准单元的时序/功耗仿真，输出包含23项改进建议的测试报告，助力公司提前1个月完成该工艺平台认证，抢占3家新客户合作机会。

协助处理客户基础EDA工具使用问题，参与工具演示材料准备，跟踪工具使用数据并反馈优化需求，积累EDA应用端技术理解与客户服务经验。

• 协助解答客户关于Cadence Innovus基础操作的疑问（如视图切换、约束设置），整理涵盖15个高频场景的FAQ文档，客户自助解决率从60%提升至80%，减轻团队基础支持压力。
• 参与客户培训材料制作，独立完成Innovus布局布线模块操作手册编写（含30+步骤图解）与2支教学视频录制（总时长2小时），用于3场线下客户培训，覆盖80+工程师，培训后客户工具操作考核通过率提升至95%。
• 跟踪10家客户工具使用日志，统计功能模块访问频率与报错数据，发现「时序约束编辑器」使用率最高但界面交互复杂，反馈至研发团队后推动优化快捷键与智能提示功能，次月该模块用户留存率提升18%。

7nm FinFET工艺时序收敛型布局布线（TDP）工具性能优化项目

• 项目背景：伴随7nm FinFET工艺大规模应用，头部晶圆厂及设计公司反馈传统TDP工具因寄生参数提取延迟、时序反馈迭代慢，导致芯片时序收敛周期延长30%，严重影响流片效率。我的核心职责是主导TDP工具“时序-布局-路由”协同模块重构，目标将时序收敛时间缩短40%以上。
• 解决的难题：一是FinFET工艺下寄生参数（栅氧电容、源漏耦合电容）非线性变化，传统静态时序分析（STA）模型无法准确捕捉；二是布局与路由阶段时序偏差大（约25%），需多次迭代；三是多核并行下时序分析引擎负载不均，单芯片运行耗时达48小时。我针对性引入机器学习寄生预测模型、时序感知布局算法及并行架构优化。
• 核心行动与创新：1）采集100+颗7nm芯片工艺数据，训练CNN-LSTM混合模型预测寄生参数，精度较传统模型提升40%；2）设计“时序感知布局算法”，在布局阶段嵌入STA简化时序模型，实时调整单元位置以缩小布局与路由的时序偏差；3）采用OpenMP+MPI混合并行架构，实现时序分析引擎的任务分片与动态负载均衡，解决多核计算效率问题。
• 量化成果：工具优化后，单芯片时序收敛时间从48小时缩短至18小时（降幅62.5%），客户时序收敛周期缩短45%，流片成功率提升20%。该模块成为公司7nm工艺TDP工具的核心卖点，我个人主导3个核心功能开发，获公司年度技术创新奖。

AI芯片高扇出时钟网络（HFCN）自动化设计工具开发项目

• 项目背景：AI芯片（GPU/TPU）高扇出时钟网络（扇出>1000）因信号延迟、skew及功耗问题，传统手动设计周期长达6个月，且时序达标率不足70%。我的角色是负责时钟网络自动化设计模块开发，目标打造支持高扇出、多工艺层的自动化工具，将设计周期缩短50%。
• 解决的难题：一是传统贪心算法无法兼顾时钟树的延迟、skew与功耗多目标优化；二是多工艺层（M1-M10）互连线RC提取精度不足，时钟树时序仿真误差达20%；三是前端时钟域交叉（CDC）约束难以自动集成，易出现时序违规。我通过混合优化算法、三维RC集成及CDC自动映射解决这些痛点。
• 核心行动与创新：1）提出“遗传算法+时序预算分配”混合策略，将时钟树的延迟、skew、功耗作为多目标函数，优化后skew从15ps降至5ps、功耗降低25%；2）集成StarRC工具API，实现时钟网络互连线实时RC更新，仿真误差降至5%以内；3）开发CDC约束自动映射模块，将前端时钟域定义转换为工具可识别的约束条件，减少80%的人工干预。
• 量化成果：工具落地后，AI芯片时钟网络设计周期从6个月缩短至2个月（降幅66.7%），被3家头部AI芯片公司采用，累计产生营收500万+。我个人负责核心算法设计与工具集成，获客户“优秀合作伙伴技术创新奖”。

• 大二观察到毕业生离校时大量教材被废弃，而新生购书支出占生活费12%，便发起校园书籍教材循环计划。为解决传统二手书交易效率低的问题，我们开发微信小程序实现扫码估价、预约取件功能，并说服快递中心以成本价承接物流。
• 通过建立翻新消毒标准打消卫生顾虑，项目年流通教材1.2万册，累计为同学节省书费38万元。这段经历让我从商业小白成长为能设计闭环模式的实践者，项目不仅获省级创业金奖，更被纳入学校官方服务体系延续至今。