负责5nm-7nm先进制程数字芯片设计全流程EDA工具链（综合/布局布线/物理验证）的应用支持与流程优化，解决客户设计中的工具技术瓶颈，推动设计效率与良率提升。

• 主导某头部AI芯片客户7nm SoC后端实现工具链适配，基于Synopsys IC Compiler II与Cadence Innovus，针对时钟树抖动超标（初始达35ps）问题，通过分析时钟网络负载分布，引入动态缓冲器插入策略与层级化时钟门控优化，将抖动压缩至18ps，时序收敛周期从8周缩短至5周，支撑客户一次性流片成功。
• 为客户12nm车规级MCU搭建DFM（可制造性设计）流程，集成Mentor Calibre YieldAnalyzer与Synopsys PrimeYield，识别金属层密度梯度异常区域（最高偏差达±15%），通过定制化填充图案与通孔冗余设计，将晶圆良率从82%提升至89%，获客户年度技术合作奖。
• 优化形式验证流程，基于Synopsys Formality建立跨工具网表等价性检查自动化框架，嵌入断言验证与增量检查模式，将单项目验证耗时从72小时降至43小时（降幅40%），支撑客户多版本迭代设计需求。
• 解决客户5nm GPU芯片布局阶段IR Drop超标问题（峰值达1.2V），通过部署Ansys RedHawk-SC电热协同仿真，定位高电流密度区域并调整电源环宽度与过孔密度，最终IR Drop控制在0.9V以内，满足芯片可靠性规范。

聚焦数字前端与中端设计工具（综合/仿真）的技术支持，参与工具流程初始化搭建与客户问题排查，积累先进制程工具应用经验。

• 支持国内某MCU厂商28nm芯片前端综合，针对Design Compiler综合约束冲突导致的面积超规问题（原设计面积较指标大12%），重构时钟约束与时序例外规则，结合逻辑映射策略优化，最终面积缩减至指标内（仅超3%），综合时间从14小时缩短至10.5小时（降幅25%）。
• 参与14nm FPGA原型验证环境搭建，基于Xilinx Vivado与Mentor ModelSim，编写Tcl自动化测试脚本（覆盖10类典型接口协议），将单轮验证周期从3天压缩至2天（效率提升33%），支撑客户快速验证算法IP。
• 梳理工具常见问题知识库，收录Design Compiler约束错误、Innovus路由拥塞等12类高频问题解决方案，配套操作截图与排查流程图，团队问题平均解决时间从4小时降至3.2小时（效率提升20%）。

协助完成EDA工具基础功能测试与设计流程辅助支持，学习工具底层原理与典型应用场景。

• 参与65nm电源管理芯片版图验证，使用Cadence Assura执行DRC/LVS检查，对比不同规则集（默认/严苛）的违例分布，输出《65nm PMIC版图验证规则优化建议》，帮助团队将关键违例数量减少40%。
• 协助整理Cadence Virtuoso原理图设计工具操作指南，覆盖单元库调用、信号标注、网表导出等8个核心模块，配套20+张操作截图，新入职工程师工具上手时间从1周缩短至5天（效率提升20%）。
• 参与Synopsys PrimeTime时序分析工具培训材料编写，梳理建立时间/保持时间计算逻辑、时序路径分组方法等基础理论，支撑2场内部培训（覆盖25名设计工程师），培训满意度达92%。

先进制程Chiplet互连验证EDA工具模块开发

• 项目背景是先进制程（5nm及以下）下Chiplet异构封装设计复杂度激增，客户面临多物理场（电磁-电路-热）联合仿真效率低（单场景耗时超72小时）、异构接口标准兼容难（如UCIe/EMIB信号模型无法统一）的问题，无法满足快速验证需求。核心目标是开发高精度（≥95%）、低延迟的Chiplet互连验证模块，支撑2.5D/3D封装的SI/PI联合仿真。我的职责是模块主程，负责需求拆解、技术方案设计及团队落地。
• 遇到的关键难题：1）传统FDTD与SPICE联合仿真存在“迭代冗余”，电磁场计算结果需反复同步至电路模型，耗时占比60%；2）不同厂商Chiplet的接口参数（如UCIe差分对阻抗、EMIB中介层耦合系数）缺乏统一映射规则，导致模型适配成本高。技术上采用“分层降阶建模（ROM）+ 并行计算框架”：将百万节点SPICE电路压缩为千级参数ROM，减少计算量；基于OpenAccess数据库构建多标准接口适配层，通过XML元数据自动映射不同协议的信号属性。
• 核心行动：1）主导梳理12类Chiplet互连关键场景（如SerDes眼图、电源平面谐振），定义模块功能边界；2）带领3人小组实现ROM建模引擎，优化并行task scheduling算法，将冗余计算减少40%；3）对接台积电封装厂、ARM IP团队，收集100+组真实测试用例，迭代模型精度至95.2%。
• 项目成果：模块仿真时间从72小时缩短至12小时，支撑15个客户完成Chiplet项目验证，缩短客户设计周期30%；工具模块纳入公司主力套件“ChipVefier”，贡献当年20%营收增量；申请2项发明专利（已公开），制定3项公司内部Chiplet验证标准，成为行业内少数支持多标准Chiplet互连验证的工具之一。

高性能数模混合信号仿真工具内核优化

• 项目背景是公司主力数模混合仿真工具在处理百万门级SoC时，因数模域接口同步开销大（占总耗时35%）、稀疏矩阵求解慢（百万门级矩阵填充超2小时），仿真速度较竞品慢3倍，导致客户无法按时完成流片前验证。核心目标是优化内核，将大规模数模混合电路仿真速度提升3倍以上，同时保持精度。我的职责是内核优化负责人，负责瓶颈分析、架构重构与性能调优。
• 遇到的关键难题：1）传统分割仿真方式需每小时同步全局状态，数据冗余高；2）稀疏矩阵求解器对GPU利用率低（仅15%），矩阵填充格式（CSR）无法发挥CUDA核心并行优势。技术上采用“事件驱动协同仿真+ GPU加速稀疏求解”：仅同步变化信号节点，减少同步次数80%；将矩阵格式转换为ELL，适配GPU并行计算。
• 核心行动：1）通过Profiler定位瓶颈，确认数据同步与矩阵求解占比超70%；2）重构协同仿真引擎，实现事件队列优先级调度，仅当信号变化超阈值时触发同步；3）集成NVIDIA CUDA稀疏求解器，优化矩阵填充算法，将填充时间从2小时缩短至15分钟，求解速度提升5倍。
• 项目成果：大规模数模混合电路仿真速度提升4.2倍，支撑客户某百万门级MCU一次性流片成功（节省流片成本超500万）；内核错误率从1.2%降至0.48%，稳定性显著提升；获得公司年度技术创新一等奖，该架构成为后续“AnalogFast”仿真工具的基础，支撑公司占据国内数模混合仿真市场15%份额。

支教时发现乡村小学因缺乏实验器材，科学课多停留在课本讲解。返校后联合实验室开发出百元级科学实验背包，内含20个基础实验器材。为确保可持续运营，设计配套视频课程与城乡结对系统，并培训132名大学生担任远程助教。项目覆盖9省47所学校后，学生科学兴趣评分提升35%。这段经历教会我用产品思维解决社会问题，当看到孩子们用自制望远镜发现土星光环时，我理解了教育的真谛是点燃可能性。