负责公司5G NR基带芯片全流程系统架构设计，定义芯片功能模块划分、接口协议规范及性能功耗指标，协同前端设计、后端实现与算法团队完成从架构到流片的全链路技术落地，主导解决高频场景下的时序收敛、多模共存干扰等关键问题。

• 主导5G NR Sub-6GHz基带芯片架构设计，基于3GPP R16标准完成物理层（PHY）与媒体接入控制层（MAC）的功能划分，创新性引入异构计算架构——将FFT/IFFT、信道编码等计算密集型模块分配至专用ASIC加速单元，控制逻辑与协议栈运行于ARM Cortex-R8内核，较上一代4G架构提升峰值吞吐量35%（实测达3.8Gbps），同时降低20%的面积开销。
• 针对5G高频段（如n78/n79）信号衰减问题，牵头设计自适应波束成形（Beamforming）算法与硬件映射方案：通过MATLAB/Simulink搭建信道模型验证算法有效性，优化天线阵列映射逻辑至FPGA原型验证平台，最终在流片中实现波束跟踪延迟从8ms压缩至3ms，满足3GPP对移动场景下连接可靠性的要求。
• 解决多模基带（5G+4G+WCDMA）共存的时钟域干扰问题：采用分层时钟门控策略（Clock Gating Hierarchy），结合AMBA AXI4总线协议对跨模块数据传输进行流量调度，同时引入动态电压频率调整（DVFS）机制，根据业务负载（空闲/通话/下载）自动切换1.2GHz-2.0GHz工作频率，流片后实测整体功耗降低18%（典型场景下从1.8W降至1.48W）。
• 搭建基于Synopsys PrimeTime与Cadence Tempus的时序分析平台，主导架构级时序预算分配：识别PHY层FFT模块的关键路径（占整体时序违例的65%），提出寄存器切割（Register Retiming）与逻辑重组方案，配合后端团队完成布局布线优化，最终芯片一次性流片通过时序收敛，较原计划提前2周进入量产阶段。

负责4G LTE多模基带芯片的系统架构设计与演进，制定支持Cat.12/Cat.18速率等级的架构方案，协调算法、前端、验证团队完成模块指标分解，重点优化芯片在多频段（B1/B3/B8）共存场景下的面积与功耗效率。

• 完成4G LTE Cat.18基带芯片架构升级，针对载波聚合（CA）需求设计双通道接收机架构：通过AMBA AHB-Lite总线实现两个独立基带处理单元（BPU）的并行调度，支持最大5CC（Component Carrier）聚合，实测下行峰值速率从300Mbps提升至600Mbps，同时保持模块间数据同步延迟小于1μs。
• 优化多模基带的存储架构：将传统分散的IRAM/DPRAM整合为统一内存控制器（UMC），采用地址空间映射与仲裁机制，减少30%的片上存储资源占用；配合算法团队完成LDPC译码算法的存储访问模式优化，使译码器访存带宽需求降低25%，有效缓解存储墙瓶颈。
• 主导FPGA原型验证平台搭建：基于Xilinx Kintex UltraScale+芯片实现架构级功能验证，集成MATLAB生成的测试向量与协议栈软件（L1-L3），完成300+项协议一致性测试（如TS 36.521），提前暴露硬件设计缺陷17项，将流片前的设计修正成本降低40%。
• 推动低功耗特性落地：设计基于业务类型的动态模块唤醒机制（如空闲态仅保留基带控制单元运行，功耗降至5mW；数据传输态激活全部计算模块），配合射频团队完成PSM（Power Saving Mode）协议适配，在终端实测中待机时间延长25%（从48小时提升至60小时）。

参与3G WCDMA基带芯片的系统设计，负责物理层算法与硬件的接口定义、性能评估及功耗建模，支撑团队完成从算法仿真到RTL实现的转化，重点解决HSPA+（High Speed Packet Access Plus）场景下的吞吐量与延迟矛盾。

• 搭建WCDMA物理层算法验证框架：基于MATLAB/Simulink实现信道编码（Turbo码）、速率匹配、交织等模块的浮点模型，通过定点化误差分析（Fixed-Point Analysis）确定Q15量化方案，使RTL实现与算法仿真的一致性达到99.2%，降低后续硬件调试周期30%。
• 优化HSPA+高速下行共享信道（HS-DSCH）的处理流水：识别Turbo译码与信道估计的串行依赖，提出双缓冲（Double Buffering）机制——允许译码模块在新数据输入时继续处理上一帧，使HS-DSCH峰值吞吐量从14.4Mbps提升至21Mbps，满足HSPA+ Rel.7的速率要求。
• 建立芯片功耗模型：基于Cadence Encounter Power分析工具，拆解各功能模块（如FFT、均衡器、控制逻辑）的动态/静态功耗占比，输出《3G基带芯片功耗分布报告》，为后续4G架构的低功耗设计提供数据支撑，其中关于“减少乘法器冗余翻转”的建议被4G项目采纳，降低静态功耗8%。
• 协同验证团队完成功能验证：编写SystemVerilog断言（SVA）覆盖3GPP TS 25.212规定的200+条协议规则，通过VCS仿真平台执行回归测试，发现并修复MAC-hs调度器中的时序错误3项，确保芯片一次性通过运营商实验室的协议一致性测试。

车规级MCU低功耗Bootloader架构升级与量产验证项目

• 车规级MCU需满足AEC-Q100 Grade 1低功耗与高安全标准，原有Bootloader存在待机功耗3.2mW（超标准1倍）、RSA-2048安全启动耗时120ms等问题；我作为项目负责人，主导Bootloader架构设计、RTL实现及全流程量产验证，目标是将待机功耗降至1mW内、启动时间压缩至50ms内，支撑芯片量产。
• 面临两大技术挑战：一是传统唤醒电路因电源域未隔离导致静态电流过高；二是RSA算法计算量大、公钥读取延迟严重。我通过TSMC 28nm HPC+工艺的Power Gating技术实现电源域动态隔离，结合RISC-V核分层睡眠模式（Sleep/Deep Sleep/Standby），用低功耗定时器（LPTIM）替代传统RTC降低待机功耗；安全层面对比RSA与ECC性能，选择ECC-256加密并将根密钥固化于OTP区消除EEPROM延迟。
• 主导推导功耗模型，用Cadence Innovus定位3个高功耗模块并优化；设计双Bank验证机制（引导区哈希+应用区签名）防篡改；协同验证团队搭建HIL测试平台，模拟-40℃~125℃车规环境验证启动流程。
• 项目成功将待机功耗降至0.8mW、启动时间缩至42ms，完全满足AEC-Q100 Grade 1标准；支撑公司3款车规MCU量产，累计带来1.2亿元营收；该方案成为公司车规产品线标杆设计，获2023年度技术创新奖。

物联网IoT传感器节点SoC低延迟数据传输协议栈开发

• 公司IoT传感器SoC需满足客户“传感器到云端延迟<100ms”的需求，原有MQTT-SN协议栈延迟达150ms且功耗高；我负责传输层与应用层设计，协同硬件优化MAC层，目标将延迟降至100ms内、功耗降30%。
• 核心矛盾是低延迟与低功耗的平衡：MQTT-SN长握手（40ms）与重传（30ms）是延迟主因，周期性数据未批量传输。我用Wireshark抓包定位瓶颈后，选轻量级CoAP协议替代MQTT-SN简化握手；针对周期性数据设计“时间同步+缓存队列”——SoC与云端同步NTP时间，数据存入FIFO队列按预设时间批量发送。
• 主导实现CoAP轻量级握手（10ms内完成），开发缓存队列优先级调度算法；协同硬件调整MAC层帧间隔从10ms至2ms，减少空口等待；搭建1000节点并发环境验证协议稳定性。
• 项目成果：延迟降至75ms、功耗降35%，满足所有指标；协议栈成为公司IoT SoC标准配置，支持200万片以上出货；助力公司获得3家头部IoT企业定点合作，降低客户部署成本约20%。

支教时发现乡村小学因缺乏实验器材，科学课多停留在课本讲解。返校后联合实验室开发出百元级科学实验背包，内含20个基础实验器材。为确保可持续运营，设计配套视频课程与城乡结对系统，并培训132名大学生担任远程助教。项目覆盖9省47所学校后，学生科学兴趣评分提升35%。这段经历教会我用产品思维解决社会问题，当看到孩子们用自制望远镜发现土星光环时，我理解了教育的真谛是点燃可能性。