负责公司5G NR Rel-17/Rel-18基带芯片的系统级架构设计，统筹性能、功耗、成本及标准兼容性的平衡，协同算法、RTL实现、验证团队完成从Spec定义到流片验证的全流程交付，支撑终端设备在eMBB、URLLC场景下的高速率、低时延需求。

• 主导5G NR多模态（SA/NSA/TDD/FDD）基带芯片架构设计，基于SystemC搭建系统级模型，量化分析多模态切换下的时序收敛风险——针对SA模式下控制面时延过高的问题，设计分层流水线（物理层→MAC层→RRC层的动态任务调度）与自适应DVFS策略，将控制面时延从2ms压缩至1.2ms，同时待机功耗降低15%，满足3GPP Rel-17的时延指标要求；
• 优化5G基带处理链路的并行化架构，聚焦FFT/IFFT、LDPC译码等关键模块，采用“指令级流水线+数据级任务分片”方案，结合MATLAB/Simulink仿真验证定点化精度（保持Q15以上），最终吞吐量从1.2Gbps提升至1.56Gbps，支撑eMBB场景下2K视频流的实时传输；
• 协同算法团队完成Polar码译码算法的架构适配——针对原软判决译码的高延迟问题，推动算法向硬判决+置信度传播优化，调整架构中的译码单元为“串行-并行混合架构”，Verilog实现后译码延迟降低25%，面积减少18%，适配终端SoC的小尺寸需求；
• 主导芯片级低功耗设计，基于PrimeTime PX建立功耗模型，针对终端Idle/Active状态切换，引入电源门控（Power Gating）与细粒度时钟Gating技术，优化子系统（如GPS共存模块、射频接口）的唤醒策略，流片后待机功耗从12mW降至7.2mW，续航提升40%，符合手机终端的日常使用需求。

负责4G LTE-A Pro基带芯片的子系统架构设计，支撑算法落地与性能优化，协同前端RTL团队完成模块实现，确保芯片满足运营商对载波聚合、MIMO等关键特性的性能要求。

• 主导LTE-A Pro 5载波聚合（CA）模块的架构设计，采用Cadence System Design Suite搭建系统级验证环境，解决多载波下的资源竞争问题——设计“共享缓存+动态优先级分配”机制，将5载波下的数据 throughput 从800Mbps提升至1Gbps，支持运营商的频谱聚合需求；
• 优化基带FFT模块的架构，针对LTE-A的256点FFT需求，采用混合基FFT算法（基-2/基-4混合）与定点化设计，结合ModelSim仿真验证运算精度（误差小于1e-5），面积较原方案减少22%，功耗降低18%，适配手机SoC的空间限制；
• 协同验证团队建立架构级验证框架，用SystemVerilog DPI接口连接MATLAB算法模型，提前注入12个架构级bug（如载波间同步误差累积、FFT输出位宽溢出），减少后续RTL修改的工作量30%，缩短流片周期1.5个月；
• 参与芯片低功耗模式设计，针对LTE PSM（Power Saving Mode）状态，优化子系统的唤醒机制——将原“全模块唤醒”调整为“仅时钟管理单元+中断控制器唤醒”，待机功耗下降30%，满足物联网终端（如智能手表）的长续航需求。

参与3G WCDMA基带芯片的架构设计与实现，负责子模块（信道编解码、调制解调）的划分与性能评估，支撑团队完成芯片的流片与量产，确保符合3GPP标准的性能要求。

• 参与WCDMA基带Turbo码译码模块的架构设计，采用并行译码架构（4个SISO译码器同时工作），用VHDL实现后译码吞吐量达到10Mbps，满足HSDPA（高速下行分组接入）的速率要求；
• 优化模块间总线架构，将原AMBA AHB总线升级为AXI总线，提高数据传输效率（峰值带宽从600Mbps提升至1.2Gbps），减少总线拥堵导致的系统延迟，整体性能提升15%；
• 协助建立芯片功耗模型，用Synopsys PrimePower做静态功耗分析，识别出Turbo码译码模块为高功耗热点，提出“动态电压调整+指令缓存优化”建议，最终芯片整体功耗降低12%；
• 参与流片后调试，定位架构级性能瓶颈——发现缓存大小不足导致数据访问延迟过高，调整缓存容量从1KB增至2KB，使芯片实际吞吐量从设计的8Mbps提升至9.8Mbps，达到量产指标要求。

面向5G Open RAN小基站的宽输入范围高效同步降压PMIC设计

• 项目背景：5G Open RAN架构推动小基站灵活部署，客户要求配套PMIC满足“4.5V-20V宽输入、全负载段高效率（轻载>85%、满载>92%）、QFN6x6小尺寸、-40℃~125℃高可靠”的核心需求。此前公司现有方案存在高压段效率低（满载<90%）、小尺寸下热集中（结温超110℃）的痛点，无法适配客户量产需求。我的总体职责是牵头芯片架构设计、关键模块（自适应PWM控制器、同步整流驱动、高精度基准源）的RTL及模拟电路实现，主导全芯片验证与流片后调试。
• 解决的关键难题与技术：1. 宽输入电压下全负载效率优化——高压段MOSFET导通损耗占比60%、低压段开关损耗占比超50%；2. 小尺寸封装热管理——QFN6x6功率密度达1.2W/mm²，传统布局易致结温超标；3. 高可靠下的输出精度——输入电压波动±20%时需保持输出±1%以内。技术上采用Verilog-A实现自适应死区时间控制算法，基于输入电压和负载动态调整死区以降低开关损耗；选用铜柱凸点封装替代焊球增强散热；通过ANSYS Icepak热仿真优化内部布局，分散发热模块。
• 核心行动与创新：主导架构选型，对比电感式与电荷泵方案后确定电感式PMIC（效率优势明显）；设计自适应死区模块，搭建行为级模型仿真优化参数；协同版图团队迭代热设计，通过Icepak验证结温合规性；搭建FPGA原型系统验证PMIC与主芯片的配合时序，确保功能正确性。
• 项目成果与价值：流片后测试显示，输入4.5V-20V、输出1.0V/20A时，满载效率92.5%（超目标0.5%）、轻载效率86%；QFN6x6结温最高98℃（低于限值7℃），输出精度±0.8%（优于要求）。芯片已量产，应用于3家客户的Open RAN小基站，累计出货10万颗，故障率<0.1%，为公司带来年营收约2000万元，成为5G小基站PMIC主力产品。

面向工业物联网的低功耗高抗干扰BLE 5.2 SoC设计

• 项目背景：工业物联网设备需长期电池供电（≥5年），客户要求BLE SoC解决“active模式功耗高（>5mA）、工业环境抗干扰弱（邻道泄漏比>40dB）”的问题，否则会导致续航不足、通信不稳定。我的职责是负责RF前端与基带的协同设计，主导低功耗架构优化及抗干扰算法集成。
• 解决的关键难题与技术：1. 低功耗与高灵敏度平衡——降低功耗易牺牲接收灵敏度；2. 工业频段干扰——2.4GHz下Wi-Fi、Zigbee共存导致通信失败率高；3. RF与基带时序匹配——低功耗唤醒信号延迟需≤1μs。技术上采用动态偏置LNA（接收时偏置从1mA降至200μA，保持噪声系数<2dB）；集成自适应跳频（AFH）算法避开干扰信道；定义低功耗控制接口优化唤醒时序。
• 核心行动与创新：协同RF团队设计LNA动态偏置电路，用Cadence Spectre仿真验证功耗与噪声性能；与算法团队合作实现AFH算法，优化信道切换逻辑；搭建测试平台验证低功耗功耗与灵敏度，赴工业现场测试干扰环境下的通信成功率，迭代算法参数。
• 项目成果与价值：流片后，active模式功耗3.2mA（降36%）、待机功耗<1μA；链路预算-95dBm（超目标5dB），工业环境通信成功率从85%升至98%。芯片量产应用于工业传感器节点，累计出货50万颗，客户设备续航达6年以上，帮助公司切入工业IoT BLE SoC市场，占据约10%份额，年营收增加1500万元。

支教时发现乡村小学因缺乏实验器材，科学课多停留在课本讲解。返校后联合实验室开发出百元级科学实验背包，内含20个基础实验器材。为确保可持续运营，设计配套视频课程与城乡结对系统，并培训132名大学生担任远程助教。项目覆盖9省47所学校后，学生科学兴趣评分提升35%。这段经历教会我用产品思维解决社会问题，当看到孩子们用自制望远镜发现土星光环时，我理解了教育的真谛是点燃可能性。