负责公司5G NR Rel-17/Rel-18基带芯片的系统级架构设计，统筹性能、功耗、成本及标准兼容性的平衡，协同算法、RTL实现、验证团队完成从Spec定义到流片验证的全流程交付，支撑终端设备在eMBB、URLLC场景下的高速率、低时延需求。

• 主导5G NR多模态（SA/NSA/TDD/FDD）基带芯片架构设计，基于SystemC搭建系统级模型，量化分析多模态切换下的时序收敛风险——针对SA模式下控制面时延过高的问题，设计分层流水线（物理层→MAC层→RRC层的动态任务调度）与自适应DVFS策略，将控制面时延从2ms压缩至1.2ms，同时待机功耗降低15%，满足3GPP Rel-17的时延指标要求；
• 优化5G基带处理链路的并行化架构，聚焦FFT/IFFT、LDPC译码等关键模块，采用“指令级流水线+数据级任务分片”方案，结合MATLAB/Simulink仿真验证定点化精度（保持Q15以上），最终吞吐量从1.2Gbps提升至1.56Gbps，支撑eMBB场景下2K视频流的实时传输；
• 协同算法团队完成Polar码译码算法的架构适配——针对原软判决译码的高延迟问题，推动算法向硬判决+置信度传播优化，调整架构中的译码单元为“串行-并行混合架构”，Verilog实现后译码延迟降低25%，面积减少18%，适配终端SoC的小尺寸需求；
• 主导芯片级低功耗设计，基于PrimeTime PX建立功耗模型，针对终端Idle/Active状态切换，引入电源门控（Power Gating）与细粒度时钟Gating技术，优化子系统（如GPS共存模块、射频接口）的唤醒策略，流片后待机功耗从12mW降至7.2mW，续航提升40%，符合手机终端的日常使用需求。

负责4G LTE-A Pro基带芯片的子系统架构设计，支撑算法落地与性能优化，协同前端RTL团队完成模块实现，确保芯片满足运营商对载波聚合、MIMO等关键特性的性能要求。

• 主导LTE-A Pro 5载波聚合（CA）模块的架构设计，采用Cadence System Design Suite搭建系统级验证环境，解决多载波下的资源竞争问题——设计“共享缓存+动态优先级分配”机制，将5载波下的数据 throughput 从800Mbps提升至1Gbps，支持运营商的频谱聚合需求；
• 优化基带FFT模块的架构，针对LTE-A的256点FFT需求，采用混合基FFT算法（基-2/基-4混合）与定点化设计，结合ModelSim仿真验证运算精度（误差小于1e-5），面积较原方案减少22%，功耗降低18%，适配手机SoC的空间限制；
• 协同验证团队建立架构级验证框架，用SystemVerilog DPI接口连接MATLAB算法模型，提前注入12个架构级bug（如载波间同步误差累积、FFT输出位宽溢出），减少后续RTL修改的工作量30%，缩短流片周期1.5个月；
• 参与芯片低功耗模式设计，针对LTE PSM（Power Saving Mode）状态，优化子系统的唤醒机制——将原“全模块唤醒”调整为“仅时钟管理单元+中断控制器唤醒”，待机功耗下降30%，满足物联网终端（如智能手表）的长续航需求。

参与3G WCDMA基带芯片的架构设计与实现，负责子模块（信道编解码、调制解调）的划分与性能评估，支撑团队完成芯片的流片与量产，确保符合3GPP标准的性能要求。

• 参与WCDMA基带Turbo码译码模块的架构设计，采用并行译码架构（4个SISO译码器同时工作），用VHDL实现后译码吞吐量达到10Mbps，满足HSDPA（高速下行分组接入）的速率要求；
• 优化模块间总线架构，将原AMBA AHB总线升级为AXI总线，提高数据传输效率（峰值带宽从600Mbps提升至1.2Gbps），减少总线拥堵导致的系统延迟，整体性能提升15%；
• 协助建立芯片功耗模型，用Synopsys PrimePower做静态功耗分析，识别出Turbo码译码模块为高功耗热点，提出“动态电压调整+指令缓存优化”建议，最终芯片整体功耗降低12%；
• 参与流片后调试，定位架构级性能瓶颈——发现缓存大小不足导致数据访问延迟过高，调整缓存容量从1KB增至2KB，使芯片实际吞吐量从设计的8Mbps提升至9.8Mbps，达到量产指标要求。

面向5G小基站的高性能低功耗基带芯片架构设计与实现

• 5G小基站作为宏基站的低成本补盲方案，需支持2.6GHz/3.5GHz双频段、100MHz带宽及≤1ms端到端延迟，但市场现有方案普遍存在功耗高（典型场景>2W）、高频段误码率易超1e-6的问题。本人作为芯片架构师，主导芯片整体架构设计、关键模块指标定义及跨团队（算法/IP/流片）协同攻关，目标是打造一款功耗≤1.5W、支持双频段高并发的低功耗基带芯片，填补公司在小基站芯片的空白。
• 项目面临两大核心挑战：一是3.5GHz高频段信号衰减快，邻频干扰（如FDD-LTE杂散）会导致LDPC译码误码率飙升；二是动态负载场景（空闲/峰值流量切换）下，传统静态DVFS无法兼顾响应速度与功耗优化。为此，本人引入LSTM负载预测模型，结合Cadence Genus功耗-性能联合仿真，从算法与硬件架构层面同步优化。
• 针对误码率问题，重构LDPC译码器为“分层异步+提前终止”架构——将传统全并行迭代改为按校验节点分批次异步计算，当错误概率低于阈值时提前退出，减少30%迭代次数；针对功耗平衡，设计动态功耗管理单元（DPMU），基于LSTM预测未来5ms负载需求，提前调整CPU/GPU/加速器的电压频率，替代滞后式DVFS。同时，用SystemVerilog实现可配置FFT加速器，支持1024/2048点变换，满足多频段FFT需求。
• 芯片流片后实测：功耗1.2W（较竞品低40%），3.5GHz频段误码率9.8e-7，支持双频段100MHz带宽。已进入三大运营商小基站集采名录，累计量产30万片，年营收贡献超5000万元。本人主导了架构创新与关键模块设计，解决了高频段性能与功耗的核心矛盾，为公司切入5G小基站芯片赛道奠定技术基础。

LTE-A Pro终端基带芯片接收机链路性能优化项目

• LTE-A Pro要求终端支持100MHz带宽、下行1Gbps吞吐量及-105dBm接收灵敏度，但公司现有终端芯片在邻频干扰（如WCDMA杂散）场景下SNR仅18dB（目标≥20dB），多径环境符号定时偏差导致误块率升至1e-3（目标≤5e-4）。本人作为高级芯片设计工程师，负责接收机前端（ADC+滤波器）与基带处理（同步+均衡）的协同优化，目标是提升灵敏度与抗干扰能力。
• 难点在于：1）窄带干扰的频率漂移导致传统FIR滤波器抑制效果波动；2）Gardner定时算法对多径相位抖动敏感，定时误差累积影响判决。为此，本人用ADS搭建链路级仿真平台，量化干扰对SNR的影响，并调研自适应陷波与改进定时算法的可行性。
• 针对窄带干扰，设计自适应窄带陷波器（ANF）——基于FFT实时检测干扰频率，动态调整陷波深度与带宽，将邻频干扰抑制提升25dB；针对定时问题，改进Gardner算法，引入前馈相位误差估计，将定时抖动方差降低40%。同时，优化ADC采样时钟，采用PLL抖动抑制技术将时钟抖动从100fs降至60fs，提升动态范围。此外，用MATLAB验证算法后移植到Verilog，完成硬件实现。
• 优化后接收机灵敏度达-107dBm（超目标2dB），邻频干扰下SNR稳定在21dB以上，多径误块率降至5e-4。方案应用于公司LTE-A Pro终端芯片，累计销量超200万片，助力获得某头部手机厂商定点资格。本人掌握了接收机系统级优化方法，从硬件实现到算法调优形成完整能力，为后续架构设计积累了系统思维。

• 因痛心于年轻人对历史的疏离，我在B站创立「古人脱口秀」栏目，用职场梗解构历史事件（如《雍正皇帝的KPI保卫战》）。通过设计「颠覆认知-史料佐证-现代共鸣」三幕剧本模板，单期视频最高收获1.7万条弹幕互动。
• 两年间栏目播放量突破180万，作品被多地中学选为教学素材。这段经历磨砺出将学术内容转化为大众语言的能力，也让我理解到真实用户反馈才是创作者的指南针。