负责公司5G NR多模基带芯片顶层架构设计与落地，定义调制解调、信道编码、射频协同等核心模块的接口规范与性能指标，统筹算法、前端、验证团队完成从架构仿真到流片的全流程技术攻坚，确保芯片满足3GPP R16标准下的峰值速率、功耗及多频段共存需求。

• 主导5G NR Sub-6GHz+毫米波双模基带芯片架构设计，基于SystemVerilog-AMS搭建混合信号仿真平台，创新性提出‘动态频谱切片分配机制’，解决毫米波高带宽与Sub-6GHz低时延业务并行的资源冲突问题，经MATLAB算法验证，芯片峰值吞吐量从3.8Gbps提升至4.2Gbps，多业务并发时延降低15%。
• 针对5G终端低功耗需求，牵头设计‘信道状态预测-功率动态调整’协同架构，引入轻量级LSTM神经网络模型（基于TensorFlow Lite Micro部署），通过历史CSI数据预测未来3ms信道质量，指导射频前端功率放大器动态调节，实测待机功耗下降22%，连续数据传输场景功耗降低18%。
• 推动架构与验证团队深度协同，建立‘架构指标-RTL约束-仿真验证’三级追踪体系，采用Cadence JasperGold形式验证工具，确保10万+行架构规格文档与RTL实现的覆盖率100%，流片前发现并修复跨模块时序违例23处，规避流片风险。
• 主导完成3GPP R16标准关键特性（如NTN卫星通信增强、URLLC低时延增强）的架构适配，定义卫星通信链路与地面链路的切换仲裁逻辑，支持双链路并行接收，经外场测试，卫星模式下数据丢包率从8%降至3%，满足应急通信场景可靠性要求。

负责公司4G LTE-A Pro芯片架构迭代，聚焦载波聚合（CA）、MIMO增强等关键特性升级，定义基带处理流水线与控制平面的交互机制，协调算法团队优化Turbo编解码、FFT等核心模块性能，支撑芯片在智能手机、CPE终端中的规模化商用。

• 主导4G LTE-A Pro芯片架构从Cat.12向Cat.18的升级，重构物理层处理流水线，将原有串行的256QAM解调模块改为‘频域并行+时域校验’架构，采用Chisel硬件构造语言编写可配置IP，支持动态调整FFT点数（1024/2048），实测峰值速率从600Mbps提升至1.2Gbps，满足Cat.18标准要求。
• 针对多载波聚合场景下的调度复杂度问题，设计‘基于QoS优先级的动态资源切片’架构，通过硬件队列管理器（HQM）实现控制平面与数据平面的解耦，支持最多16个载波的灵活聚合，调度延迟从12μs降至5μs，商用终端在高铁场景下的掉话率下降40%。
• 推动架构与工艺适配，主导从28nm向16nm FinFET的迁移，分析架构级功耗瓶颈，优化存储墙问题——将原分散的32个SRAM块整合为4个高带宽内存（HBM）控制器，配合数据预取策略，芯片面积缩减15%，工作频率从200MHz提升至280MHz。
• 建立架构指标量化评估体系，基于Synopsys PrimePower进行架构级功耗仿真，在设计早期识别出信道估计模块占比过高问题，通过引入压缩感知算法（CS-based CE）替代传统导频插值，将信道估计功耗占比从18%降至9%，为后续流片节省成本超千万。

参与公司2G/3G基带芯片的架构设计与RTL实现，负责物理层关键模块（如GSM的GMSK调制、WCDMA的Rake接收机）的架构定义与性能优化，协助解决设计中的时序收敛、面积功耗平衡等问题，支撑芯片在功能机、物联网模块中的量产。

• 主导GSM/GPRS芯片物理层架构设计，定义GMSK调制器的相位累加器精度与插值滤波器阶数，通过Matlab/Simulink建模验证，确定8阶CIC滤波器+16倍插值的方案，在保证邻道泄漏比（ACLR）优于-45dBc的前提下，模块面积较传统方案缩小25%，支撑芯片集成更多语音编解码通道。
• 优化WCDMA Rake接收机的多径搜索架构，将原有的全搜索模式改为‘主径锁定+辅径快速扫描’策略，采用FPGA原型验证（Xilinx VC707），搜索时间从1.2ms缩短至300μs，显著提升小区切换成功率，助力终端通过运营商入库测试。
• 解决早期芯片量产中的时序收敛难题，分析综合报告后发现RAM访问冲突导致关键路径延迟超标，提出‘双端口RAM分时复用’架构，调整控制逻辑后，建立时间（Setup Time）余量从0.1ns提升至0.8ns，流片良率从65%提升至88%。
• 参与芯片功耗优化项目，建立模块级动态功耗模型（基于Cadence Encounter Power），识别出FFT模块在高速率场景下的功耗占比过高问题，通过引入定点数位宽优化（从32bit降至24bit）与流水线重定时，功耗降低30%，支撑终端续航从48小时延长至65小时。

面向5G小基站的高性能低功耗基带芯片架构设计与实现

• 5G小基站作为宏基站的低成本补盲方案，需支持2.6GHz/3.5GHz双频段、100MHz带宽及≤1ms端到端延迟，但市场现有方案普遍存在功耗高（典型场景>2W）、高频段误码率易超1e-6的问题。本人作为芯片架构师，主导芯片整体架构设计、关键模块指标定义及跨团队（算法/IP/流片）协同攻关，目标是打造一款功耗≤1.5W、支持双频段高并发的低功耗基带芯片，填补公司在小基站芯片的空白。
• 项目面临两大核心挑战：一是3.5GHz高频段信号衰减快，邻频干扰（如FDD-LTE杂散）会导致LDPC译码误码率飙升；二是动态负载场景（空闲/峰值流量切换）下，传统静态DVFS无法兼顾响应速度与功耗优化。为此，本人引入LSTM负载预测模型，结合Cadence Genus功耗-性能联合仿真，从算法与硬件架构层面同步优化。
• 针对误码率问题，重构LDPC译码器为“分层异步+提前终止”架构——将传统全并行迭代改为按校验节点分批次异步计算，当错误概率低于阈值时提前退出，减少30%迭代次数；针对功耗平衡，设计动态功耗管理单元（DPMU），基于LSTM预测未来5ms负载需求，提前调整CPU/GPU/加速器的电压频率，替代滞后式DVFS。同时，用SystemVerilog实现可配置FFT加速器，支持1024/2048点变换，满足多频段FFT需求。
• 芯片流片后实测：功耗1.2W（较竞品低40%），3.5GHz频段误码率9.8e-7，支持双频段100MHz带宽。已进入三大运营商小基站集采名录，累计量产30万片，年营收贡献超5000万元。本人主导了架构创新与关键模块设计，解决了高频段性能与功耗的核心矛盾，为公司切入5G小基站芯片赛道奠定技术基础。

LTE-A Pro终端基带芯片接收机链路性能优化项目

• LTE-A Pro要求终端支持100MHz带宽、下行1Gbps吞吐量及-105dBm接收灵敏度，但公司现有终端芯片在邻频干扰（如WCDMA杂散）场景下SNR仅18dB（目标≥20dB），多径环境符号定时偏差导致误块率升至1e-3（目标≤5e-4）。本人作为高级芯片设计工程师，负责接收机前端（ADC+滤波器）与基带处理（同步+均衡）的协同优化，目标是提升灵敏度与抗干扰能力。
• 难点在于：1）窄带干扰的频率漂移导致传统FIR滤波器抑制效果波动；2）Gardner定时算法对多径相位抖动敏感，定时误差累积影响判决。为此，本人用ADS搭建链路级仿真平台，量化干扰对SNR的影响，并调研自适应陷波与改进定时算法的可行性。
• 针对窄带干扰，设计自适应窄带陷波器（ANF）——基于FFT实时检测干扰频率，动态调整陷波深度与带宽，将邻频干扰抑制提升25dB；针对定时问题，改进Gardner算法，引入前馈相位误差估计，将定时抖动方差降低40%。同时，优化ADC采样时钟，采用PLL抖动抑制技术将时钟抖动从100fs降至60fs，提升动态范围。此外，用MATLAB验证算法后移植到Verilog，完成硬件实现。
• 优化后接收机灵敏度达-107dBm（超目标2dB），邻频干扰下SNR稳定在21dB以上，多径误块率降至5e-4。方案应用于公司LTE-A Pro终端芯片，累计销量超200万片，助力获得某头部手机厂商定点资格。本人掌握了接收机系统级优化方法，从硬件实现到算法调优形成完整能力，为后续架构设计积累了系统思维。

• 大二观察到毕业生离校时大量教材被废弃，而新生购书支出占生活费12%，便发起校园书籍教材循环计划。为解决传统二手书交易效率低的问题，我们开发微信小程序实现扫码估价、预约取件功能，并说服快递中心以成本价承接物流。
• 通过建立翻新消毒标准打消卫生顾虑，项目年流通教材1.2万册，累计为同学节省书费38万元。这段经历让我从商业小白成长为能设计闭环模式的实践者，项目不仅获省级创业金奖，更被纳入学校官方服务体系延续至今。