负责公司5G NR多模基带芯片顶层架构设计与落地，定义调制解调、信道编码、射频协同等核心模块的接口规范与性能指标，统筹算法、前端、验证团队完成从架构仿真到流片的全流程技术攻坚，确保芯片满足3GPP R16标准下的峰值速率、功耗及多频段共存需求。

• 主导5G NR Sub-6GHz+毫米波双模基带芯片架构设计，基于SystemVerilog-AMS搭建混合信号仿真平台，创新性提出‘动态频谱切片分配机制’，解决毫米波高带宽与Sub-6GHz低时延业务并行的资源冲突问题，经MATLAB算法验证，芯片峰值吞吐量从3.8Gbps提升至4.2Gbps，多业务并发时延降低15%。
• 针对5G终端低功耗需求，牵头设计‘信道状态预测-功率动态调整’协同架构，引入轻量级LSTM神经网络模型（基于TensorFlow Lite Micro部署），通过历史CSI数据预测未来3ms信道质量，指导射频前端功率放大器动态调节，实测待机功耗下降22%，连续数据传输场景功耗降低18%。
• 推动架构与验证团队深度协同，建立‘架构指标-RTL约束-仿真验证’三级追踪体系，采用Cadence JasperGold形式验证工具，确保10万+行架构规格文档与RTL实现的覆盖率100%，流片前发现并修复跨模块时序违例23处，规避流片风险。
• 主导完成3GPP R16标准关键特性（如NTN卫星通信增强、URLLC低时延增强）的架构适配，定义卫星通信链路与地面链路的切换仲裁逻辑，支持双链路并行接收，经外场测试，卫星模式下数据丢包率从8%降至3%，满足应急通信场景可靠性要求。

负责公司4G LTE-A Pro芯片架构迭代，聚焦载波聚合（CA）、MIMO增强等关键特性升级，定义基带处理流水线与控制平面的交互机制，协调算法团队优化Turbo编解码、FFT等核心模块性能，支撑芯片在智能手机、CPE终端中的规模化商用。

• 主导4G LTE-A Pro芯片架构从Cat.12向Cat.18的升级，重构物理层处理流水线，将原有串行的256QAM解调模块改为‘频域并行+时域校验’架构，采用Chisel硬件构造语言编写可配置IP，支持动态调整FFT点数（1024/2048），实测峰值速率从600Mbps提升至1.2Gbps，满足Cat.18标准要求。
• 针对多载波聚合场景下的调度复杂度问题，设计‘基于QoS优先级的动态资源切片’架构，通过硬件队列管理器（HQM）实现控制平面与数据平面的解耦，支持最多16个载波的灵活聚合，调度延迟从12μs降至5μs，商用终端在高铁场景下的掉话率下降40%。
• 推动架构与工艺适配，主导从28nm向16nm FinFET的迁移，分析架构级功耗瓶颈，优化存储墙问题——将原分散的32个SRAM块整合为4个高带宽内存（HBM）控制器，配合数据预取策略，芯片面积缩减15%，工作频率从200MHz提升至280MHz。
• 建立架构指标量化评估体系，基于Synopsys PrimePower进行架构级功耗仿真，在设计早期识别出信道估计模块占比过高问题，通过引入压缩感知算法（CS-based CE）替代传统导频插值，将信道估计功耗占比从18%降至9%，为后续流片节省成本超千万。

参与公司2G/3G基带芯片的架构设计与RTL实现，负责物理层关键模块（如GSM的GMSK调制、WCDMA的Rake接收机）的架构定义与性能优化，协助解决设计中的时序收敛、面积功耗平衡等问题，支撑芯片在功能机、物联网模块中的量产。

• 主导GSM/GPRS芯片物理层架构设计，定义GMSK调制器的相位累加器精度与插值滤波器阶数，通过Matlab/Simulink建模验证，确定8阶CIC滤波器+16倍插值的方案，在保证邻道泄漏比（ACLR）优于-45dBc的前提下，模块面积较传统方案缩小25%，支撑芯片集成更多语音编解码通道。
• 优化WCDMA Rake接收机的多径搜索架构，将原有的全搜索模式改为‘主径锁定+辅径快速扫描’策略，采用FPGA原型验证（Xilinx VC707），搜索时间从1.2ms缩短至300μs，显著提升小区切换成功率，助力终端通过运营商入库测试。
• 解决早期芯片量产中的时序收敛难题，分析综合报告后发现RAM访问冲突导致关键路径延迟超标，提出‘双端口RAM分时复用’架构，调整控制逻辑后，建立时间（Setup Time）余量从0.1ns提升至0.8ns，流片良率从65%提升至88%。
• 参与芯片功耗优化项目，建立模块级动态功耗模型（基于Cadence Encounter Power），识别出FFT模块在高速率场景下的功耗占比过高问题，通过引入定点数位宽优化（从32bit降至24bit）与流水线重定时，功耗降低30%，支撑终端续航从48小时延长至65小时。

车规级MCU低功耗Bootloader架构升级与量产验证项目

• 车规级MCU需满足AEC-Q100 Grade 1低功耗与高安全标准，原有Bootloader存在待机功耗3.2mW（超标准1倍）、RSA-2048安全启动耗时120ms等问题；我作为项目负责人，主导Bootloader架构设计、RTL实现及全流程量产验证，目标是将待机功耗降至1mW内、启动时间压缩至50ms内，支撑芯片量产。
• 面临两大技术挑战：一是传统唤醒电路因电源域未隔离导致静态电流过高；二是RSA算法计算量大、公钥读取延迟严重。我通过TSMC 28nm HPC+工艺的Power Gating技术实现电源域动态隔离，结合RISC-V核分层睡眠模式（Sleep/Deep Sleep/Standby），用低功耗定时器（LPTIM）替代传统RTC降低待机功耗；安全层面对比RSA与ECC性能，选择ECC-256加密并将根密钥固化于OTP区消除EEPROM延迟。
• 主导推导功耗模型，用Cadence Innovus定位3个高功耗模块并优化；设计双Bank验证机制（引导区哈希+应用区签名）防篡改；协同验证团队搭建HIL测试平台，模拟-40℃~125℃车规环境验证启动流程。
• 项目成功将待机功耗降至0.8mW、启动时间缩至42ms，完全满足AEC-Q100 Grade 1标准；支撑公司3款车规MCU量产，累计带来1.2亿元营收；该方案成为公司车规产品线标杆设计，获2023年度技术创新奖。

物联网IoT传感器节点SoC低延迟数据传输协议栈开发

• 公司IoT传感器SoC需满足客户“传感器到云端延迟<100ms”的需求，原有MQTT-SN协议栈延迟达150ms且功耗高；我负责传输层与应用层设计，协同硬件优化MAC层，目标将延迟降至100ms内、功耗降30%。
• 核心矛盾是低延迟与低功耗的平衡：MQTT-SN长握手（40ms）与重传（30ms）是延迟主因，周期性数据未批量传输。我用Wireshark抓包定位瓶颈后，选轻量级CoAP协议替代MQTT-SN简化握手；针对周期性数据设计“时间同步+缓存队列”——SoC与云端同步NTP时间，数据存入FIFO队列按预设时间批量发送。
• 主导实现CoAP轻量级握手（10ms内完成），开发缓存队列优先级调度算法；协同硬件调整MAC层帧间隔从10ms至2ms，减少空口等待；搭建1000节点并发环境验证协议稳定性。
• 项目成果：延迟降至75ms、功耗降35%，满足所有指标；协议栈成为公司IoT SoC标准配置，支持200万片以上出货；助力公司获得3家头部IoT企业定点合作，降低客户部署成本约20%。

• 大二观察到毕业生离校时大量教材被废弃，而新生购书支出占生活费12%，便发起校园书籍教材循环计划。为解决传统二手书交易效率低的问题，我们开发微信小程序实现扫码估价、预约取件功能，并说服快递中心以成本价承接物流。
• 通过建立翻新消毒标准打消卫生顾虑，项目年流通教材1.2万册，累计为同学节省书费38万元。这段经历让我从商业小白成长为能设计闭环模式的实践者，项目不仅获省级创业金奖，更被纳入学校官方服务体系延续至今。