主导AIoT边缘计算芯片的架构设计与落地，定义芯片功能模块边界、性能功耗约束及跨团队协同机制，确保架构方案满足产品定义的算力、延迟及成本目标。

• 主导设计面向边缘推理的RISC-V + 自研NPU异构架构，针对多模态（视觉+语音）算力调度冲突问题，提出“分层任务队列+优先级抢占”机制，通过SystemC TLM建模验证，将任务响应延迟标准差从25%降至8%，支撑芯片同时处理4路1080P视频分析+语音识别的并发需求。
• 为降低芯片整体功耗，创新性引入“动态电压频率调整（DVFS）+ 模块休眠唤醒”组合策略，结合工作负载预测算法（基于LSTM训练历史任务特征），使芯片在轻载场景下的功耗占比从40%降至12%，整机待机时间延长3倍。
• 衔接算法团队与前端设计团队，将Transformer轻量级模型的量化感知训练（QAT）结果硬件化，在NPU中新增8-bit整数运算单元，使芯片AI算力从16TOPS（INT8）提升至28TOPS，同时保持功耗不变。
• 负责架构方案的流片前验证，采用Cadence Xcelium进行RTL级性能仿真，结合Synopsys PrimePower分析功耗分布，提前识别并修复总线带宽瓶颈与电源域交叉干扰问题，将流片后设计变更率从15%降至3%。

负责消费级智能终端SoC的架构设计与优化，聚焦影像处理与AI加速模块的协同架构，衔接算法需求与硬件实现，支撑产品影像画质与智能功能的差异化竞争。

• 主导设计基于ARM Cortex-A78AE + 自研ISP-NPU融合架构，采用AMBA AXI5总线协议优化数据通路，通过事务级建模（TLM）识别ISP输出到NPU的带宽瓶颈，将数据搬运延迟从200ns降至80ns，支撑4K 60fps影像实时HDR融合与物体检测。
• 针对手机夜景拍摄场景，提出“算法逻辑硬件化”方案——将传统ISP中的多帧降噪（MFNR）算法拆解为“帧对齐+加权融合”硬件模块，减少CPU干预次数，使夜景拍摄功耗降低25%，成像速度提升40%。
• 协调前端团队完成架构模块的RTL实现，定义“可测性设计（DFT）”策略，要求模块预留JTAG调试接口与覆盖率追踪点，推动RTL代码覆盖率从85%提升至97%，流片后首版bug数减少40%。
• 跟进台积电6nm工艺适配，分析工艺库的时序收敛特性，调整架构中的时钟树划分策略，将芯片最高工作频率从2.2GHz提升至2.5GHz，同时保持功耗不变，支撑游戏场景下的帧率稳定性提升15%。

参与车规级MCU芯片的架构设计，聚焦功能安全与实时性要求，定义芯片的安全机制与任务调度架构，满足ISO 26262 ASIL-D级别的功能安全标准。

• 主导设计符合ISO 26262 ASIL-D的车规级MCU架构，划分“安全岛”与“非安全岛”域，采用双内核锁步（Dual Core Lockstep）机制实现故障检测，通过故障注入测试验证安全机制覆盖率达99.995%，满足ASIL-D要求。
• 针对汽车电动助力转向（EPS）系统的实时性需求，设计基于AUTOSAR时间触发（Time-Triggered）的调度架构，将关键控制任务的端到端延迟从12ms缩短至2.5ms，且抖动小于500ns，符合ISO 26262对实时性的严格要求。
• 定义符合CAN FD标准的E2E（End-to-End）安全通信接口，协同通信模块团队实现循环冗余校验（CRC）与序列号验证逻辑，使通信数据错误检测率从99.999%提升至99.9999999%，满足汽车功能安全的通信可靠性要求。
• 采用Model-Based Design方法构建虚拟原型，提前模拟架构在故障场景下的行为（如单点故障、共因失效），发现并修复内存访问冲突、安全状态机漏洞等8处问题，减少流片后的安全整改成本约200万元。

面向5G Open RAN小基站的宽输入范围高效同步降压PMIC设计

• 项目背景：5G Open RAN架构推动小基站灵活部署，客户要求配套PMIC满足“4.5V-20V宽输入、全负载段高效率（轻载>85%、满载>92%）、QFN6x6小尺寸、-40℃~125℃高可靠”的核心需求。此前公司现有方案存在高压段效率低（满载<90%）、小尺寸下热集中（结温超110℃）的痛点，无法适配客户量产需求。我的总体职责是牵头芯片架构设计、关键模块（自适应PWM控制器、同步整流驱动、高精度基准源）的RTL及模拟电路实现，主导全芯片验证与流片后调试。
• 解决的关键难题与技术：1. 宽输入电压下全负载效率优化——高压段MOSFET导通损耗占比60%、低压段开关损耗占比超50%；2. 小尺寸封装热管理——QFN6x6功率密度达1.2W/mm²，传统布局易致结温超标；3. 高可靠下的输出精度——输入电压波动±20%时需保持输出±1%以内。技术上采用Verilog-A实现自适应死区时间控制算法，基于输入电压和负载动态调整死区以降低开关损耗；选用铜柱凸点封装替代焊球增强散热；通过ANSYS Icepak热仿真优化内部布局，分散发热模块。
• 核心行动与创新：主导架构选型，对比电感式与电荷泵方案后确定电感式PMIC（效率优势明显）；设计自适应死区模块，搭建行为级模型仿真优化参数；协同版图团队迭代热设计，通过Icepak验证结温合规性；搭建FPGA原型系统验证PMIC与主芯片的配合时序，确保功能正确性。
• 项目成果与价值：流片后测试显示，输入4.5V-20V、输出1.0V/20A时，满载效率92.5%（超目标0.5%）、轻载效率86%；QFN6x6结温最高98℃（低于限值7℃），输出精度±0.8%（优于要求）。芯片已量产，应用于3家客户的Open RAN小基站，累计出货10万颗，故障率<0.1%，为公司带来年营收约2000万元，成为5G小基站PMIC主力产品。

面向工业物联网的低功耗高抗干扰BLE 5.2 SoC设计

• 项目背景：工业物联网设备需长期电池供电（≥5年），客户要求BLE SoC解决“active模式功耗高（>5mA）、工业环境抗干扰弱（邻道泄漏比>40dB）”的问题，否则会导致续航不足、通信不稳定。我的职责是负责RF前端与基带的协同设计，主导低功耗架构优化及抗干扰算法集成。
• 解决的关键难题与技术：1. 低功耗与高灵敏度平衡——降低功耗易牺牲接收灵敏度；2. 工业频段干扰——2.4GHz下Wi-Fi、Zigbee共存导致通信失败率高；3. RF与基带时序匹配——低功耗唤醒信号延迟需≤1μs。技术上采用动态偏置LNA（接收时偏置从1mA降至200μA，保持噪声系数<2dB）；集成自适应跳频（AFH）算法避开干扰信道；定义低功耗控制接口优化唤醒时序。
• 核心行动与创新：协同RF团队设计LNA动态偏置电路，用Cadence Spectre仿真验证功耗与噪声性能；与算法团队合作实现AFH算法，优化信道切换逻辑；搭建测试平台验证低功耗功耗与灵敏度，赴工业现场测试干扰环境下的通信成功率，迭代算法参数。
• 项目成果与价值：流片后，active模式功耗3.2mA（降36%）、待机功耗<1μA；链路预算-95dBm（超目标5dB），工业环境通信成功率从85%升至98%。芯片量产应用于工业传感器节点，累计出货50万颗，客户设备续航达6年以上，帮助公司切入工业IoT BLE SoC市场，占据约10%份额，年营收增加1500万元。

• 因痛心于年轻人对历史的疏离，我在B站创立「古人脱口秀」栏目，用职场梗解构历史事件（如《雍正皇帝的KPI保卫战》）。通过设计「颠覆认知-史料佐证-现代共鸣」三幕剧本模板，单期视频最高收获1.7万条弹幕互动。
• 两年间栏目播放量突破180万，作品被多地中学选为教学素材。这段经历磨砺出将学术内容转化为大众语言的能力，也让我理解到真实用户反馈才是创作者的指南针。