负责公司下一代5G RedCap芯片全系统架构设计，统筹峰值速率（≥3Gbps）、待机功耗（≤10μA）、Die Size（≤2mm²）三大核心指标平衡，协同算法、前端、验证团队完成从需求定义到Tape-out的全流程落地

• 主导RedCap芯片异构架构定义，基于3GPP R17标准构建“基带处理单元+轻量级AI加速单元+低功耗控制模块”架构，通过MATLAB/Simulink搭建系统级模型仿真验证——峰值速率达3.2Gbps（超需求6.7%）、待机功耗8.5μA（优于目标15%）；针对小尺寸需求引入TSMC 12nm FinFET Multi-Voltage Domain设计，将Die Size压缩至1.8mm²（较上一代缩小15%）
• 解决“高速率与低功耗”矛盾：优化基带流水线并行度，将FFT/IFFT模块时钟频率从200MHz降至160MHz，结合Huffman编码数据压缩算法减少总线带宽30%，最终动态功耗降低25%；设计基于机器学习的唤醒机制（训练10万+ idle信号特征），误唤醒率从0.1%降至0.01%，待机电流进一步优化至7.8μA
• 协同前端团队落地架构：输出12份含RTL规范、时序约束、功耗模型的文档，指导前端实现关键路径时序收敛率从75%提升至98%；搭建UVM验证平台覆盖85%系统级场景（含Handover、PSM切换），发现并修复18个架构级Bug（如跨模块数据同步错误、低功耗中断延迟）
• 跟进流片后测试：与测试团队合作通过CoW方案验证，芯片在Sub-6GHz频段下峰值速率3.1Gbps、待机电流7.9μA、Die Size 1.85mm²，全指标达标；输出《RedCap架构复盘报告》，总结“异构功耗优化”“ML唤醒机制”“多团队文档规范”3项经验，纳入公司架构设计流程指南

主导公司5G IoT芯片物理层子系统架构设计，聚焦OFDM解调、信道估计模块性能优化，衔接算法与RTL团队确保子系统指标（解调SNR≥-10dB、处理延迟≤10μs）落地

• 优化OFDM解调架构：针对原方案解调SNR仅-11.2dB问题，引入CNN深度学习信道估计模型（训练50万+信道场景），将信道估计误差从0.15降至0.08，解调SNR提升至-9.5dB（超需求5%）；将浮点算法转为16bit定点数，计算量减少40%、处理延迟从12μs降至9μs
• 解决双模兼容挑战：设计“双模仲裁模块”处理5G NR与LTE-M切换，基于状态机实现平滑过渡，切换延迟从5μs降至2μs、数据丢失率从0.05%降至0；输出双模子系统文档，指导前端RTL实现模块复用率80%，减少20%开发时间
• 推动功耗优化：针对IoT长待机需求设计DVFS策略，根据信号强度动态调整解调模块频率（100-200MHz），弱信号场景（SNR=-10dB）功耗降低35%；通过PrimeTime验证时序收敛，无违规问题
• 支持算法迭代：与算法团队合作将LDPC译码迭代次数从10次减至8次，通过并行校验节点单元设计保持误码率≤1e-5，计算量减少20%，为后续面积优化奠基

负责5G基带芯片物理层模块（FFT/IFFT、同步器）架构验证与性能评估，搭建系统级模型协助算法优化，确保模块指标满足系统需求

• 搭建MATLAB/Simulink+SystemC物理层端到端验证平台，覆盖80%+场景（不同带宽、CP长度），仿真发现FFT模块1024点边界效应问题（误差增0.1dB），协助算法调整窗函数将误差降至0.05dB以下
• 评估同步器算法：对比PSS/SSS/PBCH联合检测三种方案，仿真得出PBCH联合检测最优（捕获时间缩30%、误捕获率从1e-3降至1e-4）；输出《同步器选型报告》被算法团队采纳
• 优化FFT架构：提出“分块FFT”方案将1024点分解为两个512点并行处理，计算量减30%；通过流水线设计将延迟从5μs降至3μs，协助前端完成RTL实现并满足16nm工艺时序（200MHz）
• 参与FPGA原型验证：将FFT/同步器集成到原型系统，实测FFT延迟3.2μs、误差0.04dB达标；输出《原型验证报告》提出“流水线深度调整”“寄存器分配优化”3项建议被前端采纳

面向5G小基站的高性能低功耗基带芯片架构设计与实现

• 5G小基站作为宏基站的低成本补盲方案，需支持2.6GHz/3.5GHz双频段、100MHz带宽及≤1ms端到端延迟，但市场现有方案普遍存在功耗高（典型场景>2W）、高频段误码率易超1e-6的问题。本人作为芯片架构师，主导芯片整体架构设计、关键模块指标定义及跨团队（算法/IP/流片）协同攻关，目标是打造一款功耗≤1.5W、支持双频段高并发的低功耗基带芯片，填补公司在小基站芯片的空白。
• 项目面临两大核心挑战：一是3.5GHz高频段信号衰减快，邻频干扰（如FDD-LTE杂散）会导致LDPC译码误码率飙升；二是动态负载场景（空闲/峰值流量切换）下，传统静态DVFS无法兼顾响应速度与功耗优化。为此，本人引入LSTM负载预测模型，结合Cadence Genus功耗-性能联合仿真，从算法与硬件架构层面同步优化。
• 针对误码率问题，重构LDPC译码器为“分层异步+提前终止”架构——将传统全并行迭代改为按校验节点分批次异步计算，当错误概率低于阈值时提前退出，减少30%迭代次数；针对功耗平衡，设计动态功耗管理单元（DPMU），基于LSTM预测未来5ms负载需求，提前调整CPU/GPU/加速器的电压频率，替代滞后式DVFS。同时，用SystemVerilog实现可配置FFT加速器，支持1024/2048点变换，满足多频段FFT需求。
• 芯片流片后实测：功耗1.2W（较竞品低40%），3.5GHz频段误码率9.8e-7，支持双频段100MHz带宽。已进入三大运营商小基站集采名录，累计量产30万片，年营收贡献超5000万元。本人主导了架构创新与关键模块设计，解决了高频段性能与功耗的核心矛盾，为公司切入5G小基站芯片赛道奠定技术基础。

LTE-A Pro终端基带芯片接收机链路性能优化项目

• LTE-A Pro要求终端支持100MHz带宽、下行1Gbps吞吐量及-105dBm接收灵敏度，但公司现有终端芯片在邻频干扰（如WCDMA杂散）场景下SNR仅18dB（目标≥20dB），多径环境符号定时偏差导致误块率升至1e-3（目标≤5e-4）。本人作为高级芯片设计工程师，负责接收机前端（ADC+滤波器）与基带处理（同步+均衡）的协同优化，目标是提升灵敏度与抗干扰能力。
• 难点在于：1）窄带干扰的频率漂移导致传统FIR滤波器抑制效果波动；2）Gardner定时算法对多径相位抖动敏感，定时误差累积影响判决。为此，本人用ADS搭建链路级仿真平台，量化干扰对SNR的影响，并调研自适应陷波与改进定时算法的可行性。
• 针对窄带干扰，设计自适应窄带陷波器（ANF）——基于FFT实时检测干扰频率，动态调整陷波深度与带宽，将邻频干扰抑制提升25dB；针对定时问题，改进Gardner算法，引入前馈相位误差估计，将定时抖动方差降低40%。同时，优化ADC采样时钟，采用PLL抖动抑制技术将时钟抖动从100fs降至60fs，提升动态范围。此外，用MATLAB验证算法后移植到Verilog，完成硬件实现。
• 优化后接收机灵敏度达-107dBm（超目标2dB），邻频干扰下SNR稳定在21dB以上，多径误块率降至5e-4。方案应用于公司LTE-A Pro终端芯片，累计销量超200万片，助力获得某头部手机厂商定点资格。本人掌握了接收机系统级优化方法，从硬件实现到算法调优形成完整能力，为后续架构设计积累了系统思维。

• 因痛心于年轻人对历史的疏离，我在B站创立「古人脱口秀」栏目，用职场梗解构历史事件（如《雍正皇帝的KPI保卫战》）。通过设计「颠覆认知-史料佐证-现代共鸣」三幕剧本模板，单期视频最高收获1.7万条弹幕互动。
• 两年间栏目播放量突破180万，作品被多地中学选为教学素材。这段经历磨砺出将学术内容转化为大众语言的能力，也让我理解到真实用户反馈才是创作者的指南针。