负责公司5G NR多模基带芯片顶层架构设计与落地，定义调制解调、信道编码、射频协同等核心模块的接口规范与性能指标，统筹算法、前端、验证团队完成从架构仿真到流片的全流程技术攻坚，确保芯片满足3GPP R16标准下的峰值速率、功耗及多频段共存需求。

• 主导5G NR Sub-6GHz+毫米波双模基带芯片架构设计，基于SystemVerilog-AMS搭建混合信号仿真平台，创新性提出‘动态频谱切片分配机制’，解决毫米波高带宽与Sub-6GHz低时延业务并行的资源冲突问题，经MATLAB算法验证，芯片峰值吞吐量从3.8Gbps提升至4.2Gbps，多业务并发时延降低15%。
• 针对5G终端低功耗需求，牵头设计‘信道状态预测-功率动态调整’协同架构，引入轻量级LSTM神经网络模型（基于TensorFlow Lite Micro部署），通过历史CSI数据预测未来3ms信道质量，指导射频前端功率放大器动态调节，实测待机功耗下降22%，连续数据传输场景功耗降低18%。
• 推动架构与验证团队深度协同，建立‘架构指标-RTL约束-仿真验证’三级追踪体系，采用Cadence JasperGold形式验证工具，确保10万+行架构规格文档与RTL实现的覆盖率100%，流片前发现并修复跨模块时序违例23处，规避流片风险。
• 主导完成3GPP R16标准关键特性（如NTN卫星通信增强、URLLC低时延增强）的架构适配，定义卫星通信链路与地面链路的切换仲裁逻辑，支持双链路并行接收，经外场测试，卫星模式下数据丢包率从8%降至3%，满足应急通信场景可靠性要求。

负责公司4G LTE-A Pro芯片架构迭代，聚焦载波聚合（CA）、MIMO增强等关键特性升级，定义基带处理流水线与控制平面的交互机制，协调算法团队优化Turbo编解码、FFT等核心模块性能，支撑芯片在智能手机、CPE终端中的规模化商用。

• 主导4G LTE-A Pro芯片架构从Cat.12向Cat.18的升级，重构物理层处理流水线，将原有串行的256QAM解调模块改为‘频域并行+时域校验’架构，采用Chisel硬件构造语言编写可配置IP，支持动态调整FFT点数（1024/2048），实测峰值速率从600Mbps提升至1.2Gbps，满足Cat.18标准要求。
• 针对多载波聚合场景下的调度复杂度问题，设计‘基于QoS优先级的动态资源切片’架构，通过硬件队列管理器（HQM）实现控制平面与数据平面的解耦，支持最多16个载波的灵活聚合，调度延迟从12μs降至5μs，商用终端在高铁场景下的掉话率下降40%。
• 推动架构与工艺适配，主导从28nm向16nm FinFET的迁移，分析架构级功耗瓶颈，优化存储墙问题——将原分散的32个SRAM块整合为4个高带宽内存（HBM）控制器，配合数据预取策略，芯片面积缩减15%，工作频率从200MHz提升至280MHz。
• 建立架构指标量化评估体系，基于Synopsys PrimePower进行架构级功耗仿真，在设计早期识别出信道估计模块占比过高问题，通过引入压缩感知算法（CS-based CE）替代传统导频插值，将信道估计功耗占比从18%降至9%，为后续流片节省成本超千万。

参与公司2G/3G基带芯片的架构设计与RTL实现，负责物理层关键模块（如GSM的GMSK调制、WCDMA的Rake接收机）的架构定义与性能优化，协助解决设计中的时序收敛、面积功耗平衡等问题，支撑芯片在功能机、物联网模块中的量产。

• 主导GSM/GPRS芯片物理层架构设计，定义GMSK调制器的相位累加器精度与插值滤波器阶数，通过Matlab/Simulink建模验证，确定8阶CIC滤波器+16倍插值的方案，在保证邻道泄漏比（ACLR）优于-45dBc的前提下，模块面积较传统方案缩小25%，支撑芯片集成更多语音编解码通道。
• 优化WCDMA Rake接收机的多径搜索架构，将原有的全搜索模式改为‘主径锁定+辅径快速扫描’策略，采用FPGA原型验证（Xilinx VC707），搜索时间从1.2ms缩短至300μs，显著提升小区切换成功率，助力终端通过运营商入库测试。
• 解决早期芯片量产中的时序收敛难题，分析综合报告后发现RAM访问冲突导致关键路径延迟超标，提出‘双端口RAM分时复用’架构，调整控制逻辑后，建立时间（Setup Time）余量从0.1ns提升至0.8ns，流片良率从65%提升至88%。
• 参与芯片功耗优化项目，建立模块级动态功耗模型（基于Cadence Encounter Power），识别出FFT模块在高速率场景下的功耗占比过高问题，通过引入定点数位宽优化（从32bit降至24bit）与流水线重定时，功耗降低30%，支撑终端续航从48小时延长至65小时。

面向5G基站的低功耗高性能ADC芯片设计及量产化项目

• 5G宏基站对前端ADC提出‘1.2GSps采样率+16bit分辨率+≤1.5W功耗’的刚性需求，公司原有产品存在‘高功耗丢精度’或‘高精度拼功耗’的矛盾，无法适配客户基站小型化、绿色化的升级趋势。我的核心职责是主导从系统架构定义、RTL编码、版图验证到量产导入的全流程，同步对接华为、中兴等客户的基站射频前端需求，推动芯片从实验室到产线的落地。
• 项目面临两大技术壁垒：一是高速数模混合场景下，时钟抖动（Jitter）与电源噪声（PSRR）的耦合会直接拉低SNR（目标需≥75dB）；二是低功耗设计中，传统固定偏置电路的静态电流压缩至1.2mA以下时，ADC增益误差会超出±0.1%的指标。我基于Cadence Virtuoso平台搭建全链路行为级模型，通过MATLAB仿真验证‘chopper稳定+动态偏置’的组合方案——前者将低频1/f噪声调制至GHz级并通过数字滤波去除，后者根据输入信号幅度动态调节晶体管工作点，在降低功耗的同时保持增益稳定性。
• 为解决时钟抖动问题，我主导选用低抖动差分锁相环（PLL），并通过‘电源层隔离+ guard ring环绕’的版图设计将时钟抖动从100fs压至40fs；针对PSRR瓶颈，我设计了三层电源域架构，在ADC核心模块周围布置铜箔屏蔽层，减少数字逻辑电路的干扰。此外，我推导了‘功耗-噪声-线性度’三维权衡公式，确定了偏置电流的最优分配策略，平衡了性能与功耗的矛盾。
• 项目历经3轮流片（耗时26个月）后成功量产。芯片最终指标：1.2GSps采样率、16bit分辨率、1.3W功耗（较竞品低35%）、SNR达78dB（优于指标3dB）。该芯片已进入国内Top3 5G基站厂商供应链，2023年实现营收5200万元，占公司当年基站芯片收入的41%。我个人因主导项目落地，晋升为芯片设计组组长，负责后续3个高速ADC项目的规划与团队管理。

物联网终端用低电压低功耗ADC芯片优化项目

• 公司承接某头部IoT模组厂商的定制需求：为其智能电表与工业传感器节点提供‘100kSPS采样率+14bit分辨率+≤500μW功耗’的ADC芯片。当时我在团队中负责前端设计与验证，目标是优化现有ADC的功耗与线性度，满足IoT设备‘一次电池续航5年’的核心诉求。
• 项目难点集中在两点：一是IoT设备采用1.8V低电压供电，传统亚阈值电路的线性度较差（THD≥-85dB），无法满足14bit精度的要求；二是静态电流压缩至10μA以下时，比较器的翻转速度变慢，导致采样率从100kSPS跌至80kSPS。我通过MATLAB搭建比较器行为级模型，定位到尾电流源的热噪声是线性度恶化的主因，而负载电容的充放电延迟影响了比较器速度。
• 我提出‘多阈值电压（Multi-Vt）晶体管组合’方案：在高精度信号路径采用低阈值电压（LVT）晶体管提升翻转速度，在静态偏置路径采用高阈值电压（HVT）晶体管降低漏电流。同时，引入动态元件匹配（DEM）技术，对ADC的开关电容阵列进行随机化切换，减少电容失配导致的谐波失真。此外，我优化了版图的电源/地平面，将比较器的电源引脚与数字电路隔离，进一步降低噪声耦合。
• 优化后的芯片流片一次成功，关键指标：功耗降至420μW（较原设计降低40%）、THD提升至-92dB（满足14bit要求）、采样率保持100kSPS。该芯片被厂商用于其智能电表模组，2021年出货量达120万颗，帮助厂商降低了30%的模组功耗。此项目让我积累了低电压低功耗ADC的设计经验，也为后续5G ADC项目的电源管理设计奠定了技术基础。

• 大二观察到毕业生离校时大量教材被废弃，而新生购书支出占生活费12%，便发起校园书籍教材循环计划。为解决传统二手书交易效率低的问题，我们开发微信小程序实现扫码估价、预约取件功能，并说服快递中心以成本价承接物流。
• 通过建立翻新消毒标准打消卫生顾虑，项目年流通教材1.2万册，累计为同学节省书费38万元。这段经历让我从商业小白成长为能设计闭环模式的实践者，项目不仅获省级创业金奖，更被纳入学校官方服务体系延续至今。