负责公司下一代5G RedCap芯片全系统架构设计，统筹峰值速率（≥3Gbps）、待机功耗（≤10μA）、Die Size（≤2mm²）三大核心指标平衡，协同算法、前端、验证团队完成从需求定义到Tape-out的全流程落地

• 主导RedCap芯片异构架构定义，基于3GPP R17标准构建“基带处理单元+轻量级AI加速单元+低功耗控制模块”架构，通过MATLAB/Simulink搭建系统级模型仿真验证——峰值速率达3.2Gbps（超需求6.7%）、待机功耗8.5μA（优于目标15%）；针对小尺寸需求引入TSMC 12nm FinFET Multi-Voltage Domain设计，将Die Size压缩至1.8mm²（较上一代缩小15%）
• 解决“高速率与低功耗”矛盾：优化基带流水线并行度，将FFT/IFFT模块时钟频率从200MHz降至160MHz，结合Huffman编码数据压缩算法减少总线带宽30%，最终动态功耗降低25%；设计基于机器学习的唤醒机制（训练10万+ idle信号特征），误唤醒率从0.1%降至0.01%，待机电流进一步优化至7.8μA
• 协同前端团队落地架构：输出12份含RTL规范、时序约束、功耗模型的文档，指导前端实现关键路径时序收敛率从75%提升至98%；搭建UVM验证平台覆盖85%系统级场景（含Handover、PSM切换），发现并修复18个架构级Bug（如跨模块数据同步错误、低功耗中断延迟）
• 跟进流片后测试：与测试团队合作通过CoW方案验证，芯片在Sub-6GHz频段下峰值速率3.1Gbps、待机电流7.9μA、Die Size 1.85mm²，全指标达标；输出《RedCap架构复盘报告》，总结“异构功耗优化”“ML唤醒机制”“多团队文档规范”3项经验，纳入公司架构设计流程指南

主导公司5G IoT芯片物理层子系统架构设计，聚焦OFDM解调、信道估计模块性能优化，衔接算法与RTL团队确保子系统指标（解调SNR≥-10dB、处理延迟≤10μs）落地

• 优化OFDM解调架构：针对原方案解调SNR仅-11.2dB问题，引入CNN深度学习信道估计模型（训练50万+信道场景），将信道估计误差从0.15降至0.08，解调SNR提升至-9.5dB（超需求5%）；将浮点算法转为16bit定点数，计算量减少40%、处理延迟从12μs降至9μs
• 解决双模兼容挑战：设计“双模仲裁模块”处理5G NR与LTE-M切换，基于状态机实现平滑过渡，切换延迟从5μs降至2μs、数据丢失率从0.05%降至0；输出双模子系统文档，指导前端RTL实现模块复用率80%，减少20%开发时间
• 推动功耗优化：针对IoT长待机需求设计DVFS策略，根据信号强度动态调整解调模块频率（100-200MHz），弱信号场景（SNR=-10dB）功耗降低35%；通过PrimeTime验证时序收敛，无违规问题
• 支持算法迭代：与算法团队合作将LDPC译码迭代次数从10次减至8次，通过并行校验节点单元设计保持误码率≤1e-5，计算量减少20%，为后续面积优化奠基

负责5G基带芯片物理层模块（FFT/IFFT、同步器）架构验证与性能评估，搭建系统级模型协助算法优化，确保模块指标满足系统需求

• 搭建MATLAB/Simulink+SystemC物理层端到端验证平台，覆盖80%+场景（不同带宽、CP长度），仿真发现FFT模块1024点边界效应问题（误差增0.1dB），协助算法调整窗函数将误差降至0.05dB以下
• 评估同步器算法：对比PSS/SSS/PBCH联合检测三种方案，仿真得出PBCH联合检测最优（捕获时间缩30%、误捕获率从1e-3降至1e-4）；输出《同步器选型报告》被算法团队采纳
• 优化FFT架构：提出“分块FFT”方案将1024点分解为两个512点并行处理，计算量减30%；通过流水线设计将延迟从5μs降至3μs，协助前端完成RTL实现并满足16nm工艺时序（200MHz）
• 参与FPGA原型验证：将FFT/同步器集成到原型系统，实测FFT延迟3.2μs、误差0.04dB达标；输出《原型验证报告》提出“流水线深度调整”“寄存器分配优化”3项建议被前端采纳

面向5G基站的低功耗高性能ADC芯片设计及量产化项目

• 5G宏基站对前端ADC提出‘1.2GSps采样率+16bit分辨率+≤1.5W功耗’的刚性需求，公司原有产品存在‘高功耗丢精度’或‘高精度拼功耗’的矛盾，无法适配客户基站小型化、绿色化的升级趋势。我的核心职责是主导从系统架构定义、RTL编码、版图验证到量产导入的全流程，同步对接华为、中兴等客户的基站射频前端需求，推动芯片从实验室到产线的落地。
• 项目面临两大技术壁垒：一是高速数模混合场景下，时钟抖动（Jitter）与电源噪声（PSRR）的耦合会直接拉低SNR（目标需≥75dB）；二是低功耗设计中，传统固定偏置电路的静态电流压缩至1.2mA以下时，ADC增益误差会超出±0.1%的指标。我基于Cadence Virtuoso平台搭建全链路行为级模型，通过MATLAB仿真验证‘chopper稳定+动态偏置’的组合方案——前者将低频1/f噪声调制至GHz级并通过数字滤波去除，后者根据输入信号幅度动态调节晶体管工作点，在降低功耗的同时保持增益稳定性。
• 为解决时钟抖动问题，我主导选用低抖动差分锁相环（PLL），并通过‘电源层隔离+ guard ring环绕’的版图设计将时钟抖动从100fs压至40fs；针对PSRR瓶颈，我设计了三层电源域架构，在ADC核心模块周围布置铜箔屏蔽层，减少数字逻辑电路的干扰。此外，我推导了‘功耗-噪声-线性度’三维权衡公式，确定了偏置电流的最优分配策略，平衡了性能与功耗的矛盾。
• 项目历经3轮流片（耗时26个月）后成功量产。芯片最终指标：1.2GSps采样率、16bit分辨率、1.3W功耗（较竞品低35%）、SNR达78dB（优于指标3dB）。该芯片已进入国内Top3 5G基站厂商供应链，2023年实现营收5200万元，占公司当年基站芯片收入的41%。我个人因主导项目落地，晋升为芯片设计组组长，负责后续3个高速ADC项目的规划与团队管理。

物联网终端用低电压低功耗ADC芯片优化项目

• 公司承接某头部IoT模组厂商的定制需求：为其智能电表与工业传感器节点提供‘100kSPS采样率+14bit分辨率+≤500μW功耗’的ADC芯片。当时我在团队中负责前端设计与验证，目标是优化现有ADC的功耗与线性度，满足IoT设备‘一次电池续航5年’的核心诉求。
• 项目难点集中在两点：一是IoT设备采用1.8V低电压供电，传统亚阈值电路的线性度较差（THD≥-85dB），无法满足14bit精度的要求；二是静态电流压缩至10μA以下时，比较器的翻转速度变慢，导致采样率从100kSPS跌至80kSPS。我通过MATLAB搭建比较器行为级模型，定位到尾电流源的热噪声是线性度恶化的主因，而负载电容的充放电延迟影响了比较器速度。
• 我提出‘多阈值电压（Multi-Vt）晶体管组合’方案：在高精度信号路径采用低阈值电压（LVT）晶体管提升翻转速度，在静态偏置路径采用高阈值电压（HVT）晶体管降低漏电流。同时，引入动态元件匹配（DEM）技术，对ADC的开关电容阵列进行随机化切换，减少电容失配导致的谐波失真。此外，我优化了版图的电源/地平面，将比较器的电源引脚与数字电路隔离，进一步降低噪声耦合。
• 优化后的芯片流片一次成功，关键指标：功耗降至420μW（较原设计降低40%）、THD提升至-92dB（满足14bit要求）、采样率保持100kSPS。该芯片被厂商用于其智能电表模组，2021年出货量达120万颗，帮助厂商降低了30%的模组功耗。此项目让我积累了低电压低功耗ADC的设计经验，也为后续5G ADC项目的电源管理设计奠定了技术基础。

支教时发现乡村小学因缺乏实验器材，科学课多停留在课本讲解。返校后联合实验室开发出百元级科学实验背包，内含20个基础实验器材。为确保可持续运营，设计配套视频课程与城乡结对系统，并培训132名大学生担任远程助教。项目覆盖9省47所学校后，学生科学兴趣评分提升35%。这段经历教会我用产品思维解决社会问题，当看到孩子们用自制望远镜发现土星光环时，我理解了教育的真谛是点燃可能性。