负责公司5G NR基带芯片的系统级架构设计，统筹性能、功耗、成本的跨维度平衡，协同算法、RTL、验证团队完成从架构定义到流片准备的全流程落地，支撑产品对标业界旗舰芯片的竞争力。

• 主导5G NR Rel-17基带芯片系统级架构设计，基于MATLAB/Simulink完成物理层（PHY）Turbo码、LDPC码与MAC层动态调度的联合建模，采用分层流水线架构拆分符号处理、信道编码、HARQ反馈等核心模块，解决多模态（SA/NSA）场景下的跨时钟域（CDC）同步与时序收敛难题——通过Tcl脚本自动化集成Verilog/SystemVerilog模块并嵌入时序检查规则，最终将时序收敛率从75%提升至92%，芯片整体功耗较初始方案降低18%，支撑RTL团队将关键路径延迟从2.1ns压缩至1.7ns。
• 针对5G URLLC低延迟场景，牵头设计专用硬件加速单元（ASIC）替代通用CPU处理CRC校验、信道编码中的冗余计算，结合SystemVerilog实现流水线化的编码引擎，通过Python脚本仿真不同业务负载下的处理时延，最终将URLLC场景的空口延迟从10ms降至3ms以内，功耗较软件方案减少25%，满足3GPP标准中“端到端延迟≤5ms”的严格要求。
• 协同算法团队落地极化码（Polar Code）的架构适配，设计动态码长与码率切换机制——基于MATLAB仿真不同信道质量（SNR=-10dB至0dB）下的吞吐量表现，优化控制逻辑以实时调整编码参数，最终将5G终端的峰值吞吐量从3Gbps提升至3.45Gbps，误码率（BER）从10^-5降低至10^-6，支撑产品在信通院实验室的5G性能认证中排名前列。
• 主导搭建芯片架构级验证框架，整合SystemC系统模型、UVM验证平台与Verilog子模块，实现从算法到RTL的全链路功能验证——设计覆盖SA/NSA双模、高铁移动场景（350km/h）的信道切换、大带宽（100MHz）载波聚合等关键场景的测试用例，覆盖率达成98%，提前发现3个跨模块兼容性问题（如MAC调度与PHY资源映射冲突），减少流片后返工成本约200万元。

负责公司4G LTE Advanced Pro基带芯片的架构设计与量产支撑，聚焦多核异构计算、功耗优化与场景化性能适配，推动产品从研发到大规模商用的转化。

• 主导4G LTE 100MHz带宽芯片的多核架构设计，采用ARM Cortex-R52控制核+定制DSP阵列的异构方案——DSP阵列负责物理层OFDM符号解调、信道估计等并行计算，控制核负责RRC信令与资源管理，通过AMBA AXI4总线协议优化数据交互 latency，最终将数据处理吞吐量从80Mbps提升至112Mbps，支撑产品支持Cat.18高速率等级。
• 针对移动终端续航痛点，设计动态电压频率调整（DVFS）+电源门控（Power Gating）组合策略——基于Cadence Encounter功耗分析工具，识别出空闲态（待机）、轻载（语音通话）、重载（视频下载）三类场景，分别将核心电压从1.2V降至1.0V、关闭非必要模块（如GPS接收机）的电源，最终将待机功耗从15mW降至10.5mW，连续通话时长从18小时延长至20小时。
• 协同验证团队构建架构级回归测试体系，基于ModelSim仿真高铁移动场景（350km/h）下的信道切换（从宏站到微站）与信号衰落（瑞利衰落+多普勒频移）——设计覆盖85%关键场景的自动化测试脚本，提前发现2个跨模块bug（如MAC层未及时更新PHY层的信道状态信息），流片后量产良率从92%提升至95%。
• 参与芯片成本优化，通过架构级复用设计减少定制IP数量——将原本独立的WCDMA/LTE双模基带模块整合为统一处理单元，共享Turbo码解码器与FFT引擎，最终将芯片die size从12mm²缩小至9.5mm²，晶圆代工成本降低22%。

协助资深架构师完成3G WCDMA基带芯片的架构设计，参与系统级建模、性能评估与功耗分析，积累芯片架构全流程经验。

• 参与WCDMA基带芯片物理层架构设计，基于MATLAB完成Turbo码译码器的算法仿真——对比均匀交织器与随机交织器的误码率（BER）表现，选择随机交织器方案并将BER从10^-3降低至5×10^-4，支撑后续RTL团队实现低延迟译码引擎。
• 协助搭建架构级仿真平台，用SystemC实现物理层与MAC层的交互模型——验证数据从接收通道（RX）到上层协议栈的传输正确性，覆盖80%的功能点，提前发现2个数据通路bug（如FIFO溢出导致的数据丢失），减少后期代码修改时间约30%。
• 参与功耗分析，用PrimeTime工具评估闲置模块的静态功耗——提出针对USB接口、GPIO控制器的电源门控策略，将芯片静态功耗从8mW降至6.8mW，支撑产品在中低端手机市场的续航竞争力。
• 协助完成芯片架构文档编写，输出《WCDMA基带芯片系统规格书》，涵盖模块划分、数据路径、功耗预算等内容，成为后续研发团队的核心参考文档，减少跨团队沟通成本约40%。

车规级MCU低功耗Bootloader架构升级与量产验证项目

• 车规级MCU需满足AEC-Q100 Grade 1低功耗与高安全标准，原有Bootloader存在待机功耗3.2mW（超标准1倍）、RSA-2048安全启动耗时120ms等问题；我作为项目负责人，主导Bootloader架构设计、RTL实现及全流程量产验证，目标是将待机功耗降至1mW内、启动时间压缩至50ms内，支撑芯片量产。
• 面临两大技术挑战：一是传统唤醒电路因电源域未隔离导致静态电流过高；二是RSA算法计算量大、公钥读取延迟严重。我通过TSMC 28nm HPC+工艺的Power Gating技术实现电源域动态隔离，结合RISC-V核分层睡眠模式（Sleep/Deep Sleep/Standby），用低功耗定时器（LPTIM）替代传统RTC降低待机功耗；安全层面对比RSA与ECC性能，选择ECC-256加密并将根密钥固化于OTP区消除EEPROM延迟。
• 主导推导功耗模型，用Cadence Innovus定位3个高功耗模块并优化；设计双Bank验证机制（引导区哈希+应用区签名）防篡改；协同验证团队搭建HIL测试平台，模拟-40℃~125℃车规环境验证启动流程。
• 项目成功将待机功耗降至0.8mW、启动时间缩至42ms，完全满足AEC-Q100 Grade 1标准；支撑公司3款车规MCU量产，累计带来1.2亿元营收；该方案成为公司车规产品线标杆设计，获2023年度技术创新奖。

物联网IoT传感器节点SoC低延迟数据传输协议栈开发

• 公司IoT传感器SoC需满足客户“传感器到云端延迟<100ms”的需求，原有MQTT-SN协议栈延迟达150ms且功耗高；我负责传输层与应用层设计，协同硬件优化MAC层，目标将延迟降至100ms内、功耗降30%。
• 核心矛盾是低延迟与低功耗的平衡：MQTT-SN长握手（40ms）与重传（30ms）是延迟主因，周期性数据未批量传输。我用Wireshark抓包定位瓶颈后，选轻量级CoAP协议替代MQTT-SN简化握手；针对周期性数据设计“时间同步+缓存队列”——SoC与云端同步NTP时间，数据存入FIFO队列按预设时间批量发送。
• 主导实现CoAP轻量级握手（10ms内完成），开发缓存队列优先级调度算法；协同硬件调整MAC层帧间隔从10ms至2ms，减少空口等待；搭建1000节点并发环境验证协议稳定性。
• 项目成果：延迟降至75ms、功耗降35%，满足所有指标；协议栈成为公司IoT SoC标准配置，支持200万片以上出货；助力公司获得3家头部IoT企业定点合作，降低客户部署成本约20%。

• 大二观察到毕业生离校时大量教材被废弃，而新生购书支出占生活费12%，便发起校园书籍教材循环计划。为解决传统二手书交易效率低的问题，我们开发微信小程序实现扫码估价、预约取件功能，并说服快递中心以成本价承接物流。
• 通过建立翻新消毒标准打消卫生顾虑，项目年流通教材1.2万册，累计为同学节省书费38万元。这段经历让我从商业小白成长为能设计闭环模式的实践者，项目不仅获省级创业金奖，更被纳入学校官方服务体系延续至今。