负责公司5G NR基带芯片的系统级架构设计，统筹性能、功耗、成本的跨维度平衡，协同算法、RTL、验证团队完成从架构定义到流片准备的全流程落地，支撑产品对标业界旗舰芯片的竞争力。

• 主导5G NR Rel-17基带芯片系统级架构设计，基于MATLAB/Simulink完成物理层（PHY）Turbo码、LDPC码与MAC层动态调度的联合建模，采用分层流水线架构拆分符号处理、信道编码、HARQ反馈等核心模块，解决多模态（SA/NSA）场景下的跨时钟域（CDC）同步与时序收敛难题——通过Tcl脚本自动化集成Verilog/SystemVerilog模块并嵌入时序检查规则，最终将时序收敛率从75%提升至92%，芯片整体功耗较初始方案降低18%，支撑RTL团队将关键路径延迟从2.1ns压缩至1.7ns。
• 针对5G URLLC低延迟场景，牵头设计专用硬件加速单元（ASIC）替代通用CPU处理CRC校验、信道编码中的冗余计算，结合SystemVerilog实现流水线化的编码引擎，通过Python脚本仿真不同业务负载下的处理时延，最终将URLLC场景的空口延迟从10ms降至3ms以内，功耗较软件方案减少25%，满足3GPP标准中“端到端延迟≤5ms”的严格要求。
• 协同算法团队落地极化码（Polar Code）的架构适配，设计动态码长与码率切换机制——基于MATLAB仿真不同信道质量（SNR=-10dB至0dB）下的吞吐量表现，优化控制逻辑以实时调整编码参数，最终将5G终端的峰值吞吐量从3Gbps提升至3.45Gbps，误码率（BER）从10^-5降低至10^-6，支撑产品在信通院实验室的5G性能认证中排名前列。
• 主导搭建芯片架构级验证框架，整合SystemC系统模型、UVM验证平台与Verilog子模块，实现从算法到RTL的全链路功能验证——设计覆盖SA/NSA双模、高铁移动场景（350km/h）的信道切换、大带宽（100MHz）载波聚合等关键场景的测试用例，覆盖率达成98%，提前发现3个跨模块兼容性问题（如MAC调度与PHY资源映射冲突），减少流片后返工成本约200万元。

负责公司4G LTE Advanced Pro基带芯片的架构设计与量产支撑，聚焦多核异构计算、功耗优化与场景化性能适配，推动产品从研发到大规模商用的转化。

• 主导4G LTE 100MHz带宽芯片的多核架构设计，采用ARM Cortex-R52控制核+定制DSP阵列的异构方案——DSP阵列负责物理层OFDM符号解调、信道估计等并行计算，控制核负责RRC信令与资源管理，通过AMBA AXI4总线协议优化数据交互 latency，最终将数据处理吞吐量从80Mbps提升至112Mbps，支撑产品支持Cat.18高速率等级。
• 针对移动终端续航痛点，设计动态电压频率调整（DVFS）+电源门控（Power Gating）组合策略——基于Cadence Encounter功耗分析工具，识别出空闲态（待机）、轻载（语音通话）、重载（视频下载）三类场景，分别将核心电压从1.2V降至1.0V、关闭非必要模块（如GPS接收机）的电源，最终将待机功耗从15mW降至10.5mW，连续通话时长从18小时延长至20小时。
• 协同验证团队构建架构级回归测试体系，基于ModelSim仿真高铁移动场景（350km/h）下的信道切换（从宏站到微站）与信号衰落（瑞利衰落+多普勒频移）——设计覆盖85%关键场景的自动化测试脚本，提前发现2个跨模块bug（如MAC层未及时更新PHY层的信道状态信息），流片后量产良率从92%提升至95%。
• 参与芯片成本优化，通过架构级复用设计减少定制IP数量——将原本独立的WCDMA/LTE双模基带模块整合为统一处理单元，共享Turbo码解码器与FFT引擎，最终将芯片die size从12mm²缩小至9.5mm²，晶圆代工成本降低22%。

协助资深架构师完成3G WCDMA基带芯片的架构设计，参与系统级建模、性能评估与功耗分析，积累芯片架构全流程经验。

• 参与WCDMA基带芯片物理层架构设计，基于MATLAB完成Turbo码译码器的算法仿真——对比均匀交织器与随机交织器的误码率（BER）表现，选择随机交织器方案并将BER从10^-3降低至5×10^-4，支撑后续RTL团队实现低延迟译码引擎。
• 协助搭建架构级仿真平台，用SystemC实现物理层与MAC层的交互模型——验证数据从接收通道（RX）到上层协议栈的传输正确性，覆盖80%的功能点，提前发现2个数据通路bug（如FIFO溢出导致的数据丢失），减少后期代码修改时间约30%。
• 参与功耗分析，用PrimeTime工具评估闲置模块的静态功耗——提出针对USB接口、GPIO控制器的电源门控策略，将芯片静态功耗从8mW降至6.8mW，支撑产品在中低端手机市场的续航竞争力。
• 协助完成芯片架构文档编写，输出《WCDMA基带芯片系统规格书》，涵盖模块划分、数据路径、功耗预算等内容，成为后续研发团队的核心参考文档，减少跨团队沟通成本约40%。

面向5G Open RAN小基站的宽输入范围高效同步降压PMIC设计

• 项目背景：5G Open RAN架构推动小基站灵活部署，客户要求配套PMIC满足“4.5V-20V宽输入、全负载段高效率（轻载>85%、满载>92%）、QFN6x6小尺寸、-40℃~125℃高可靠”的核心需求。此前公司现有方案存在高压段效率低（满载<90%）、小尺寸下热集中（结温超110℃）的痛点，无法适配客户量产需求。我的总体职责是牵头芯片架构设计、关键模块（自适应PWM控制器、同步整流驱动、高精度基准源）的RTL及模拟电路实现，主导全芯片验证与流片后调试。
• 解决的关键难题与技术：1. 宽输入电压下全负载效率优化——高压段MOSFET导通损耗占比60%、低压段开关损耗占比超50%；2. 小尺寸封装热管理——QFN6x6功率密度达1.2W/mm²，传统布局易致结温超标；3. 高可靠下的输出精度——输入电压波动±20%时需保持输出±1%以内。技术上采用Verilog-A实现自适应死区时间控制算法，基于输入电压和负载动态调整死区以降低开关损耗；选用铜柱凸点封装替代焊球增强散热；通过ANSYS Icepak热仿真优化内部布局，分散发热模块。
• 核心行动与创新：主导架构选型，对比电感式与电荷泵方案后确定电感式PMIC（效率优势明显）；设计自适应死区模块，搭建行为级模型仿真优化参数；协同版图团队迭代热设计，通过Icepak验证结温合规性；搭建FPGA原型系统验证PMIC与主芯片的配合时序，确保功能正确性。
• 项目成果与价值：流片后测试显示，输入4.5V-20V、输出1.0V/20A时，满载效率92.5%（超目标0.5%）、轻载效率86%；QFN6x6结温最高98℃（低于限值7℃），输出精度±0.8%（优于要求）。芯片已量产，应用于3家客户的Open RAN小基站，累计出货10万颗，故障率<0.1%，为公司带来年营收约2000万元，成为5G小基站PMIC主力产品。

面向工业物联网的低功耗高抗干扰BLE 5.2 SoC设计

• 项目背景：工业物联网设备需长期电池供电（≥5年），客户要求BLE SoC解决“active模式功耗高（>5mA）、工业环境抗干扰弱（邻道泄漏比>40dB）”的问题，否则会导致续航不足、通信不稳定。我的职责是负责RF前端与基带的协同设计，主导低功耗架构优化及抗干扰算法集成。
• 解决的关键难题与技术：1. 低功耗与高灵敏度平衡——降低功耗易牺牲接收灵敏度；2. 工业频段干扰——2.4GHz下Wi-Fi、Zigbee共存导致通信失败率高；3. RF与基带时序匹配——低功耗唤醒信号延迟需≤1μs。技术上采用动态偏置LNA（接收时偏置从1mA降至200μA，保持噪声系数<2dB）；集成自适应跳频（AFH）算法避开干扰信道；定义低功耗控制接口优化唤醒时序。
• 核心行动与创新：协同RF团队设计LNA动态偏置电路，用Cadence Spectre仿真验证功耗与噪声性能；与算法团队合作实现AFH算法，优化信道切换逻辑；搭建测试平台验证低功耗功耗与灵敏度，赴工业现场测试干扰环境下的通信成功率，迭代算法参数。
• 项目成果与价值：流片后，active模式功耗3.2mA（降36%）、待机功耗<1μA；链路预算-95dBm（超目标5dB），工业环境通信成功率从85%升至98%。芯片量产应用于工业传感器节点，累计出货50万颗，客户设备续航达6年以上，帮助公司切入工业IoT BLE SoC市场，占据约10%份额，年营收增加1500万元。

支教时发现乡村小学因缺乏实验器材，科学课多停留在课本讲解。返校后联合实验室开发出百元级科学实验背包，内含20个基础实验器材。为确保可持续运营，设计配套视频课程与城乡结对系统，并培训132名大学生担任远程助教。项目覆盖9省47所学校后，学生科学兴趣评分提升35%。这段经历教会我用产品思维解决社会问题，当看到孩子们用自制望远镜发现土星光环时，我理解了教育的真谛是点燃可能性。