负责5G基站基带处理单元（BBU）及光传输设备FPGA原型的验证方案设计、测试用例开发及全流程验证执行，协同设计团队完成功能/性能确认，保障设计符合协议规范（如CPRI/eCPRI、IEEE 802.3bs）及时序收敛要求。

• 主导5G BBU中FFT/IFFT IP模块的验证平台搭建，基于UVM方法学构建分层验证环境，集成SystemVerilog断言（SVA）实现协议约束检查，针对多通道并行处理场景设计压力测试用例集，覆盖95%以上功能点；通过优化激励生成算法（采用约束随机+定向验证结合策略），将单轮仿真周期从48小时压缩至12小时，提前2周发现跨时钟域同步缺失导致的亚稳态问题，协助设计团队修复后验证通过率提升至99.3%。
• 负责光传输设备中PCIe 5.0硬核的板级验证，搭建硬件加速验证环境（结合Protium S1原型验证系统与Xilinx Veloce），设计事务级模型（TLM）桥接仿真与硬件环境，解决高速信号眼图测试中仿真与实测数据偏差问题；通过注入时钟抖动、电源噪声等干扰信号，暴露硬核在16GT/s速率下的CRC校验错误隐患，推动设计优化均衡器参数，最终流片后误码率从1e-10降至1e-12，满足运营商级可靠性要求。
• 建立验证覆盖率驱动机制（CDV），定制功能覆盖率、代码覆盖率、断言覆盖率三级指标体系，针对BBU中LDPC编解码模块设计专用覆盖率模型，通过分析未覆盖点反推测试用例缺口，补充200+条定向测试场景；最终模块覆盖率达成功能覆盖率100%、代码覆盖率99.8%、断言覆盖率98.5%，成为部门同类验证项目的标杆模板。
• 协同系统团队完成5G NR PDSCH信道编码链路的端到端验证，搭建包含MATLAB参考模型、FPGA原型、信令仪器的闭环测试环境，对比验证FPGA实现与MATLAB算法的一致性；通过分析浮点转定点后的精度损失，提出符号位扩展优化方案，将星座图误差矢量幅度（EVM）从3.2%降至1.5%，支撑设备通过工信部进网测试。

承担无线通信设备（小基站、CPE）FPGA设计的验证工作，负责从RTL冻结到原型交付的全周期验证，重点保障接口协议一致性、时序收敛及异常场景容错能力。

• 主导4G小基站中CPRI接口控制器的验证，基于Questa Formal工具开展形式验证，编写200+条接口时序约束（如TDD时隙对齐、同步字检测），发现3处握手信号延迟不匹配问题；结合仿真波形与协议分析仪实测数据，定位到FIFO深度配置不合理导致的丢包现象，推动设计将FIFO深度从128扩展至256，流片后CPRI链路误码率稳定在1e-12以内。
• 开发自动化回归测试框架，基于Python脚本集成ModelSim仿真流程，实现测试用例批量执行、日志解析及缺陷自动上报；针对LTE下行共享信道（PDSCH）解调模块，累计运行5000+次回归测试，捕获27个偶发时序违例（如跨时钟域信号未正确打拍），修复后模块稳定性提升40%，显著降低后期调试成本。
• 参与毫米波AAU中数字预失真（DPD）算法的FPGA验证，搭建包含信号发生器、频谱分析仪的硬件在环（HIL）测试平台，对比FPGA实现与MATLAB参考模型的输出误差；通过优化查找表（LUT）映射策略，将邻道泄漏比（ACLR）从-45dBc改善至-52dBc，满足3GPP协议对杂散发射的严格要求。

协助完成通信类FPGA设计的模块级验证，负责测试用例编写、仿真调试及基础问题定位，支撑团队完成功能验证阶段目标。

• 搭建ADC采样模块的基础验证环境，使用SystemVerilog编写定点数转换测试用例，对比仿真输出与Matlab计算结果，发现采样时钟分频系数配置错误导致的相位偏移问题；协助设计调整PLL参数后，采样误差从0.5%降至0.1%，满足雷达信号采集精度要求。
• 参与WCDMA基站中信道编解码模块的验证，执行定向测试用例300+条，重点验证Turbo码译码的软判决输入输出一致性；通过分析仿真波形中的校验节点更新顺序异常，定位到RTL代码中状态机跳转条件缺失，推动修复后模块BER性能与参考模型偏差小于1%。
• 维护验证文档与缺陷跟踪库，使用JIRA管理200+个验证问题，制定问题分级标准（严重/一般/轻微）并推动闭环；整理典型问题案例集（如时序违例、协议握手异常），成为新人培训的核心材料。

5G基站前传50G eCPRI接口高速转发系统开发

• 项目背景：5G商用推进中，基站前传eCPRI接口需从25G升级至50G以支撑更高带宽，但公司现有FPGA转发系统因信号完整性差、多通道同步难等问题，出现误码率超标（1e-9）、功耗超标的缺陷，无法满足运营商对设备可靠性与能效的要求。我的核心职责是主导FPGA端的信号完整性优化及50G高速转发逻辑设计，确保系统达标。
• 关键难题：一是50G PAM4信号高频损耗导致眼图闭合（仅0.8UI），传统连续时间线性均衡（CTLE）无法有效补偿；二是4路并行通道的跨时钟域（CDC）同步引发数据错位，误码率攀升至1e-8；三是高速SerDes与逻辑单元功耗占比达65%，远超能效目标。我针对性选用自适应预加重+判决反馈均衡（DFE）组合、全局数字锁相环（DPLL）时钟网络、UltraScale+动态功耗管理等技术方案。
• 核心行动：搭建基于Vivado IBERT的闭环测试平台，通过MATLAB仿真优化均衡器参数（前馈7抽头+反馈11抽头），将眼图张开度提升至1.2UI；设计带CRC校验的自适应FIFO，解决多通道CDC问题，数据错位率从1e-6降至1e-10；分析XPE功耗报告，关闭闲置SerDes通道并对逻辑单元实施时钟gating，减少无效功耗。
• 项目成果：系统误码率降至8e-13（优于目标1e-12），功耗降低25%（从8W降至6W），支撑公司5G前传模块通过三大运营商实验室认证并量产。主导的转发链路设计被纳入公司5G FPGA架构标准库，个人获2023年度公司“技术创新奖”。

LTE基站基带处理FPGA加速模块设计

• 项目背景：公司LTE基站的基带处理（FFT、Turbo编码）依赖ARM CPU，存在处理延迟高（FFT 20us）、吞吐量低（800Mbps）的痛点，无法满足基站实时性要求。我的职责是负责FFT与Turbo编码模块的FPGA加速设计，将基带处理延迟降低50%、吞吐量提升至1Gbps以上。
• 关键难题：FFT定点化后误差导致解调误码率从1e-3升至5e-3，超出3GPP标准；Turbo码并行解码的资源占用率达85%，FPGA逻辑无法承载；ARM与FPGA的AXI接口同步延迟大，数据处理不及时。我采用流水线分布式FFT结构、多核并行Turbo解码、AXI4-Stream握手优化等方案破局。
• 核心行动：通过MATLAB仿真对比16位vs 14位定点位宽，确定16位方案将FFT误码率降至1e-4以下；将Turbo解码器拆分为4个并行核，采用流水线架构使吞吐量提升至1.2Gbps；重构AXI4-Stream接口逻辑，增加流量控制信号，同步延迟从5us降至1us。
• 项目成果：基带处理延迟降至9us（降低55%），吞吐量达1.2Gbps（提升50%），误码率满足3GPP R8标准。该模块集成到公司LTE基站产品中，降低CPU负载30%，支撑单站容量提升20%，成为公司LTE产品线核心加速方案。

支教时发现乡村小学因缺乏实验器材，科学课多停留在课本讲解。返校后联合实验室开发出百元级科学实验背包，内含20个基础实验器材。为确保可持续运营，设计配套视频课程与城乡结对系统，并培训132名大学生担任远程助教。项目覆盖9省47所学校后，学生科学兴趣评分提升35%。这段经历教会我用产品思维解决社会问题，当看到孩子们用自制望远镜发现土星光环时，我理解了教育的真谛是点燃可能性。