负责5G/射频类芯片的FPGA原型验证全流程，涵盖方案设计、验证环境搭建、RTL功能收敛及跨团队协同，支撑芯片流片前功能与性能达标

• 主导某5G基站射频前端控制芯片的FPGA原型验证方案设计，基于Xilinx Vitis HLS完成算法加速模块的RTL映射，结合ModelSim搭建初始验证环境；针对高速ADC接口的时序收敛问题，运用Synopsys PrimeTime分析关键路径（涉及16个时钟域、23条跨域路径），优化流水线级数并将时钟约束精度从1ns调整至100ps，最终将验证周期从12周缩短至8.4周，保障芯片按时进入流片阶段
• 搭建基于Vivado的UVM验证环境，集成SystemVerilog断言（SVA）实现射频参数配置、功率控制等核心功能的85%覆盖；通过SVA捕获寄存器映射错误（导致功率等级输出偏移）、状态机跳转异常（低温下无法退出睡眠模式）等12个RTL级bug，均在流片前修复，避免潜在的芯片功能失效风险
• 协同数字设计团队解决跨时钟域（CDC）同步问题，采用Cadence JasperGold对双flip-flop同步器、握手协议进行形式验证，确认同步策略满足亚稳态容限要求；推动设计团队优化CDC路径的布局布线（将敏感信号与高频时钟线间距从0.2um扩大至0.5um），跨时钟域bug率从15%降至7%，提升验证效率
• 引入Python自动化脚本生成测试向量，替代手动编写的Tcl脚本，实现测试用例的批量生成（支持参数化配置）与结果解析；单轮FPGA原型测试时间从8小时缩短至2小时，验证吞吐量提升75%，支撑团队完成100+种射频场景的验证覆盖

聚焦消费电子芯片的FPGA验证，负责环境维护、功能验证及性能优化，解决低功耗、软硬件交互等关键问题

• 核心参与某TWS耳机充电盒主控芯片的FPGA验证，基于Altera Quartus Prime搭建验证平台，针对低功耗模式（深度睡眠、待机）切换功能设计多场景测试用例（涵盖突然断电、外部中断唤醒）；发现电源管理模块的时序漏洞（睡眠模式下SRAM供电未及时切断），修复后通过ESD测试（8kV接触放电）及量产前的可靠性验证
• 搭建基于SystemC的事务级验证模型（TLM），连接RTL与上层固件，提前验证固件与硬件的交互逻辑（如充电电流调节、LED状态反馈）；将软硬件联调时间从6周缩短至2.4周，减少60%的后期调试成本
• 优化验证环境可重用性，封装通用验证组件库（包括DDR3控制器验证IP、UART调试模块、PWM输出校验单元），后续3个项目复用率达70%，单项目环境搭建时间从3周缩短至1周，降低团队重复劳动
• 配合设计团队进行性能调优，用Xilinx ISE的Timing Analyzer分析FPGA原型中的数据处理延迟（原速率100Mbps），调整数据通路的分组方式（将8bit并行改为16bit并行）并优化FIFO深度，数据处理速率提升至150Mbps，满足充电盒快速充电的响应要求

协助资深工程师完成基础验证工作，包括测试向量生成、环境搭建及bug定位，积累FPGA验证全流程经验

• 协助搭建某工业控制芯片的FPGA验证平台，基于Vivado完成时钟复位模块的验证，生成120组测试向量（覆盖异步复位、时钟分频、时钟门控等场景）；通过ModelSim仿真确认模块功能正确，为后续CPU核移植奠定基础
• 定位RTL中的组合逻辑环路问题，利用Synopsys Design Compiler的综合报告（显示环路延迟1.2ns）找出问题点（某状态机的冗余反馈逻辑），协助设计团队修改代码，解决验证中的功能错误（状态机无法正常跳转）
• 编写验证文档，包括《测试用例说明手册》（覆盖50+功能点）、《Bug跟踪报告》（累计记录80+个问题及解决方法），文档被团队作为后续项目的模板，提升协作效率
• 学习并应用基于Vitis的硬件加速验证技术，参与某AIoT传感芯片的验证工作，负责传感器数据预处理模块的验证，积累了跨领域（AI+硬件）的验证经验

支教时发现乡村小学因缺乏实验器材，科学课多停留在课本讲解。返校后联合实验室开发出百元级科学实验背包，内含20个基础实验器材。为确保可持续运营，设计配套视频课程与城乡结对系统，并培训132名大学生担任远程助教。项目覆盖9省47所学校后，学生科学兴趣评分提升35%。这段经历教会我用产品思维解决社会问题，当看到孩子们用自制望远镜发现土星光环时，我理解了教育的真谛是点燃可能性。

5G基站前传50G eCPRI接口高速转发系统开发

• 项目背景：5G商用推进中，基站前传eCPRI接口需从25G升级至50G以支撑更高带宽，但公司现有FPGA转发系统因信号完整性差、多通道同步难等问题，出现误码率超标（1e-9）、功耗超标的缺陷，无法满足运营商对设备可靠性与能效的要求。我的核心职责是主导FPGA端的信号完整性优化及50G高速转发逻辑设计，确保系统达标。
• 关键难题：一是50G PAM4信号高频损耗导致眼图闭合（仅0.8UI），传统连续时间线性均衡（CTLE）无法有效补偿；二是4路并行通道的跨时钟域（CDC）同步引发数据错位，误码率攀升至1e-8；三是高速SerDes与逻辑单元功耗占比达65%，远超能效目标。我针对性选用自适应预加重+判决反馈均衡（DFE）组合、全局数字锁相环（DPLL）时钟网络、UltraScale+动态功耗管理等技术方案。
• 核心行动：搭建基于Vivado IBERT的闭环测试平台，通过MATLAB仿真优化均衡器参数（前馈7抽头+反馈11抽头），将眼图张开度提升至1.2UI；设计带CRC校验的自适应FIFO，解决多通道CDC问题，数据错位率从1e-6降至1e-10；分析XPE功耗报告，关闭闲置SerDes通道并对逻辑单元实施时钟gating，减少无效功耗。
• 项目成果：系统误码率降至8e-13（优于目标1e-12），功耗降低25%（从8W降至6W），支撑公司5G前传模块通过三大运营商实验室认证并量产。主导的转发链路设计被纳入公司5G FPGA架构标准库，个人获2023年度公司“技术创新奖”。

LTE基站基带处理FPGA加速模块设计

• 项目背景：公司LTE基站的基带处理（FFT、Turbo编码）依赖ARM CPU，存在处理延迟高（FFT 20us）、吞吐量低（800Mbps）的痛点，无法满足基站实时性要求。我的职责是负责FFT与Turbo编码模块的FPGA加速设计，将基带处理延迟降低50%、吞吐量提升至1Gbps以上。
• 关键难题：FFT定点化后误差导致解调误码率从1e-3升至5e-3，超出3GPP标准；Turbo码并行解码的资源占用率达85%，FPGA逻辑无法承载；ARM与FPGA的AXI接口同步延迟大，数据处理不及时。我采用流水线分布式FFT结构、多核并行Turbo解码、AXI4-Stream握手优化等方案破局。
• 核心行动：通过MATLAB仿真对比16位vs 14位定点位宽，确定16位方案将FFT误码率降至1e-4以下；将Turbo解码器拆分为4个并行核，采用流水线架构使吞吐量提升至1.2Gbps；重构AXI4-Stream接口逻辑，增加流量控制信号，同步延迟从5us降至1us。
• 项目成果：基带处理延迟降至9us（降低55%），吞吐量达1.2Gbps（提升50%），误码率满足3GPP R8标准。该模块集成到公司LTE基站产品中，降低CPU负载30%，支撑单站容量提升20%，成为公司LTE产品线核心加速方案。