负责5G基站射频前端控制芯片及AI边缘计算芯片的FPGA原型验证全流程，涵盖方案设计、验证环境搭建、RTL功能收敛及问题定位，支撑芯片流片前功能与性能达标

• 主导某5G基站射频前端控制芯片的FPGA原型验证方案设计，基于Xilinx Vivado 2023.1工具链整合12个RTL模块，针对原型时序收敛困难问题——因ADC采样模块与数字预校正（DPC）模块间150ps latency不匹配导致时序违例，采用流水线级联优化+跨时钟域（CDC）异步FIFO同步策略，将时序裕量从10%提升至35%，提前2周完成原型搭建并通过基带芯片对接测试
• 搭建基于UVM 1.2的SystemVerilog验证环境，整合MATLAB/Simulink生成的5G NR PDSCH信道编码测试向量，通过Tcl脚本自动化生成RTL适配层解决接口协议不兼容问题，验证覆盖率从初始68%提升至92%，精准捕获RTL中载波聚合（CA）场景下时隙对齐错误的3个边界条件bug
• 定位并修复RTL功能缺陷：针对PDSCH解调时的星座图旋转错误，使用Xilinx SignalTap II在线调试工具捕获FPGA内部信号，结合3GPP TS 38.211协议规范分析状态机跳转逻辑，发现“旋转因子索引越界”问题，推动设计修改后功能正确率从85%提升至100%
• 优化验证效率：引入Python 3.9编写自动化回归测试脚本，集成ModelSim Quesit 2023.4仿真结果比对功能，将单次全量回归时间从4小时缩短至1.5小时，支撑团队每周完成2次全量验证，最终提前1个月实现流片前功能冻结

聚焦AIoT视觉处理芯片的FPGA验证，负责原型搭建、硬件在环（HIL）测试及性能调优，保障芯片低功耗与实时性指标落地

• 核心参与某AIoT视觉处理芯片（支持4K@30fps图像识别）的FPGA原型验证，基于Xilinx Artix-7 200T FPGA整合DDR3控制器与MIPI CSI-2接收模块，针对帧同步丢帧问题（初始丢帧率5%），分析DDR3时序约束发现突发长度配置不合理，调整至8 beats并优化读写时序，丢帧率降至0.1%以下
• 设计基于SystemVerilog Assertions（SVA）的协议验证策略，定义MIPI CSI-2 D-PHY的时序（如HS传输的tHS-SETUP/tHS-HOLD）及数据完整性断言，捕获2个隐藏的协议违规问题——接收端未正确处理ESC转义字符，避免了流片后返工
• 搭建HIL验证平台：整合FPGA原型与ADI AD7606模拟器，模拟传感器输出的16bit ADC数据，验证低功耗模式下芯片唤醒延迟从20ms优化至8ms，满足产品≤10ms的规格要求（后续通过固件优化达标）
• 协助设计团队进行时序收敛：用Vivado Timing Closure工具分析关键路径（如卷积神经网络（CNN）层的ReLU激活函数逻辑），提出“寄存器切割+逻辑重组”方案，将最大延迟从1.2ns降至0.8ns，确保原型稳定运行在100MHz

辅助通信接口芯片的FPGA验证，掌握验证流程、工具使用及基础问题定位，支撑团队完成USB 3.0控制器芯片的验证工作

• 协助搭建某USB 3.0控制器芯片的FPGA验证环境，基于Altera Quartus Prime 19.1工具链配置FPGA引脚约束（如USB差分对的阻抗匹配）及时钟树，完成基础功能测试——验证USB设备枚举（从连接至获取地址耗时<100ms）及Bulk传输（速率达3.2Gbps），功能正确率95%
• 编写测试用例覆盖USB 3.0的Bulk、Interrupt、Isochronous三种传输模式，用ModelSim SE 10.7进行波形仿真，发现CRC5校验错误（因发送端多项式计算逻辑遗漏初始值），推动设计修改后错误率降至0
• 参与回归测试：手动执行120条测试用例，记录问题并通过JIRA跟踪闭环，将单轮验证周期从3周缩短至2周，提升团队验证效率33%
• 学习RTL仿真对比：使用Synopsys VCS 2019.12进行RTL级仿真，对比FPGA原型与仿真的信号差异，总结“异步FIFO空满标志位同步”等3点一致性问题的解决方法，形成《FPGA验证与RTL仿真差异排查指南》供团队参考

5G小基站物理层处理加速模块FPGA实现与优化

• 项目背景为运营商5G小基站商用交付需求，需解决物理层处理吞吐量不足（原方案仅支持8Gbps）、端到端延迟超标的核心问题，目标是实现10Gbps以上吞吐量、≤5μs端到端延迟以通过运营商认证。我的职责是主导物理层关键模块（Polar码译码、OFDM调制解调）的FPGA架构设计、RTL实现及性能优化。
• 项目难点包括：1）Polar码译码器原Pipeline架构关键路径过长，时钟频率仅150MHz，无法支撑高吞吐量；2）多通道OFDM符号同步依赖软件算法，导致延迟波动±1.2μs，不满足5G低延迟要求；3）Vivado综合时出现严重时序违例（违反建立时间约120ps）。
• 核心行动：1）针对Polar译码器，将译码流程拆分为「校验节点并行更新」「置信传播迭代压缩」「硬判决快速输出」三段式Pipeline，引入流水线寄存器和资源共享策略，降低关键路径延迟35%；2）设计基于训练序列的硬件同步引擎，用SystemVerilog实现互相关检测算法（运算量优化至12个时钟周期/符号），配合FIFO缓存实现多通道数据对齐；3）利用Vivado Timing Closure Advisor优化时钟网络，将全局时钟偏斜从80ps降至15ps，解决时序违例问题。
• 项目成果：Polar码译码器时钟频率提升至250MHz，物理层整体吞吐量达12Gbps，端到端延迟降至3.8μs，支撑产品通过中国移动5G小基站实验室认证并实现10万台量产。个人贡献占模块开发的70%，主导的「Polar码流水线优化方案」被纳入公司5G FPGA IP复用库。

LTE基站中频采样数据处理模块开发与稳定性优化

• 项目背景为公司LTE基站现网测试中出现中频数据丢包（峰值0.5%）、时钟同步误差大（±5ns）的问题，影响基带处理的误码率性能（从1e-6升至1e-4）。我的职责是负责中频采样数据（14bit、122.88Msps）的采集、同步、缓存模块的RTL设计、仿真验证及现场调优。
• 项目难点：1）ADC采样时钟（122.88MHz）与FPGA系统时钟（100MHz）的相位偏差导致同步信号抖动，无法准确捕获采样点；2）多通道（4路）数据缓存时FIFO资源占用率达85%，存在溢出风险；3）传统软件同步算法延迟高，无法满足实时处理要求。
• 核心行动：1）采用DDS（直接数字合成）技术生成高精度同步时钟（频率分辨率1Hz），调整FPGA内部PLL输出与ADC时钟同源，将相位偏差降至±100ps以内；2）设计双端口FIFO缓存架构，用Verilog实现动态阈值控制——当缓存数据量超过80%时，向前端发送「降采样率」控制信号，避免溢出；3）基于SystemVerilog断言（Assertion）验证同步信号的相位一致性，覆盖95%以上的异常场景。
• 项目成果：同步误差降至1ns以内，丢包率从0.5%降至0.01%以下，FIFO资源占用率下降至65%，支撑基站通过中国联通现网验收。个人主导模块的设计与验证，解决了长期困扰团队的稳定性问题，获部门「年度技术突破奖」提名，相关经验被整理为《LTE中频数据处理FPGA设计指南》供新人学习。

• 因痛心于年轻人对历史的疏离，我在B站创立「古人脱口秀」栏目，用职场梗解构历史事件（如《雍正皇帝的KPI保卫战》）。通过设计「颠覆认知-史料佐证-现代共鸣」三幕剧本模板，单期视频最高收获1.7万条弹幕互动。
• 两年间栏目播放量突破180万，作品被多地中学选为教学素材。这段经历磨砺出将学术内容转化为大众语言的能力，也让我理解到真实用户反馈才是创作者的指南针。