负责5G基站AAU（有源天线单元）中CPRI/eCPRI高速接口FPGA模块的全周期验证，涵盖验证方案设计、测试向量生成、硬件协同调试及缺陷闭环，协同前端设计、系统软件团队确保设计符合3GPP协议规范与性能指标。

• 主导搭建基于UVM的CPRI/eCPRI接口验证平台，集成协议解析器、随机激励发生器及覆盖率收集器，覆盖82%的协议层功能点（含CRC校验、同步字检测、帧对齐），较传统定向测试效率提升2.5倍；通过SVA断言捕获3类时序违规场景（如接收端窗口超时、控制字错位），推动设计修复后协议一致性测试通过率从91%提升至99.6%。
• 针对硬件仿真阶段发现的eCPRI压缩算法吞吐量不足问题，联合设计团队分析流水线瓶颈，提出基于双缓冲FIFO的乒乓操作优化方案，配合Protium硬件仿真器验证，最终吞吐量从12Gbps提升至15.8Gbps，满足5G前传10Gbps+的速率要求。
• 建立验证缺陷分级机制（Critical/Major/Minor），主导完成12轮回归测试，累计发现并闭环76个RTL级缺陷，其中Critical级缺陷占比从初期15%降至后期3%，推动设计缺陷密度从0.75个/千行RTL降低至0.18个/千行。
• 协同系统团队完成与MATLAB算法模型的联合仿真，验证FPGA实现浮点转定点后的误差，针对FFT模块提出符号位扩展优化策略，将信噪比损失从-28dB降低至-35dB，满足基站侧信号解调灵敏度指标。

承担数据中心光模块传输FPGA（支持100G/400G速率）的验证工作，负责验证策略制定、跨时钟域（CDC）测试及与PHY/MAC层的协同验证，保障设计满足IEEE 802.3bs标准及客户定制化时序要求。

• 设计分层验证策略：底层聚焦PHY层CDR（时钟数据恢复）模块眼图测试，顶层验证MAC层流量调度算法，通过SystemVerilog随机激励生成器覆盖93%的边界条件（如突发长度极值、CRC错误注入），关键指标眼高/眼宽达标率从89%提升至97%。
• 定位并解决高速SerDes接口跨时钟域同步问题：发现接收端PCS层与PMA层存在亚稳态传播风险，通过添加双触发器级联+状态机监控机制，结合示波器实测眼图，将误码率从1e-5优化至1e-12，满足OC-768标准要求。
• 开发基于Xcelium仿真器的功耗分析脚本，提取验证过程中各模块动态功耗数据，反馈设计团队调整关键路径门控时钟策略，最终静态功耗降低12%，动态功耗降低8%，助力产品通过数据中心绿色节能认证。
• 主导完成与客户定制化MAC芯片的协同验证，编写适配层测试用例200+条，发现握手信号时序不匹配问题3项，通过调整FPGA侧FIFO深度与握手信号延迟，实现跨芯片数据零丢包传输，客户验收一次性通过。

参与工业控制领域FPGA模块（如运动控制卡、IO扩展卡）的基础验证，负责模块级功能测试、测试用例编写及仿真环境维护，支撑设计团队完成功能冻结与量产导入。

• 搭建模块级验证环境（基于ModelSim），完成IO扩展卡GPIO、PWM模块的功能测试，覆盖输入输出电平转换、中断响应时序等60%的基础功能点，输出测试报告15份，推动设计修复逻辑错误5处（如PWM占空比计算溢出）。
• 优化验证流程：梳理测试用例编写规范，引入模板化用例结构（输入激励-预期输出-验证点），减少团队重复劳动量约20%；建立常见问题库，汇总仿真阶段高频错误（如总线仲裁冲突、时序约束遗漏），新员工培训周期缩短3天。
• 协助解决I2C总线通信异常问题：通过逻辑分析仪抓取波形，定位从设备地址匹配失败及时钟偏移过大问题，推动设计调整主设备时钟分频比（从100kHz降至50kHz）并增加重试机制，最终通信成功率从92%提升至99.9%，满足工业现场稳定通信要求。

• 因痛心于年轻人对历史的疏离，我在B站创立「古人脱口秀」栏目，用职场梗解构历史事件（如《雍正皇帝的KPI保卫战》）。通过设计「颠覆认知-史料佐证-现代共鸣」三幕剧本模板，单期视频最高收获1.7万条弹幕互动。
• 两年间栏目播放量突破180万，作品被多地中学选为教学素材。这段经历磨砺出将学术内容转化为大众语言的能力，也让我理解到真实用户反馈才是创作者的指南针。

5G NR小基站下行链路物理层处理FPGA实现与优化项目

• 项目背景为5G eMBB场景对小基站“低延迟、高吞吐量”的迫切需求——需实现符合3GPP R15标准的下行物理层处理，支撑单载波100MHz带宽下3.5Gbps吞吐量及≤10μs端到端处理延迟。我的核心职责是主导PDSCH解调、LDPC译码、MIMO检测三大核心模块的设计、优化及系统联调，对接DSP侧控制与数据交互。
• 关键难题有二：一是5G NR LDPC译码复杂度高，传统软判决分层算法在FPGA上的延迟超指标30%；二是64天线MIMO检测的并行计算资源消耗过大，芯片利用率达88%（接近资源上限）。解决方案是：对LDPC译码的分层置信传播架构进行剪枝优化，减少2轮无效迭代同时保持误码率性能；针对MIMO检测采用“分块并行+资源共享”策略，将8×8 MIMO拆分为4个2×2子块并行处理，降低资源占用。
• 核心行动包括：基于3GPP标准完成算法选型与参数配置，用Verilog实现优化后的LDPC译码器与MIMO检测器；通过ModelSim进行RTL级仿真，验证算法在AWGN、TU6信道下的性能；利用Xilinx Vivado对关键路径做流水线优化，将译码器组合逻辑延迟从12ns缩短至7ns；协同DSP工程师调整AXI-Stream接口协议，解决数据同步问题。
• 项目成果：LDPC译码延迟降低42%，吞吐量从2.8Gbps提升至3.8Gbps，完全满足单载波速率要求；MIMO检测资源利用率降至72%，芯片成本降低15%。项目2023年Q2量产，累计出货12万套，支撑客户拿下国内三大运营商5G小基站集采20%份额。我个人主导的核心模块获公司“年度技术创新奖”，并在内部分享算法优化经验。

LTE FDD基站接收通道FPGA信号处理模块开发项目

• 项目背景是4G LTE网络深度覆盖需求增加——现有基站接收灵敏度（-96dBm）无法满足室内弱覆盖场景，目标是通过FPGA实现OFDM解调、信道估计与均衡、AGC模块，将灵敏度提升至-100dBm以上，支持64QAM高阶调制。我的职责是负责OFDM解调与信道估计模块开发，对接射频前端ADC数据及基带DSP控制。
• 关键难题一是多径衰落下传统LMMSE信道估计算法噪声抑制弱，解调BER达1.2e-3（高于1e-3指标）；二是OFDM符号同步硬件实现复杂，易受时钟抖动影响。解决方法：将LMMSE的噪声方差估计从全局改为局部滑动窗口，减少噪声对信道估计的干扰；设计基于Gardner算法的符号同步器，用FPGA BUFGMUX资源实现时钟域交叉，提升同步精度。
• 核心行动包括：用Matlab搭建EPA、ETU信道模型，验证改进后LMMSE算法将BER降至5e-4；基于VHDL实现OFDM解调器与改进LMMSE模块，优化FFT旋转因子存储，减少ROM资源30%；通过ChipScope在线调试，调整同步器门限参数，将同步误差控制在±1采样点内；参与系统联调，解决AGC与信道估计的时序配合问题。
• 项目成果：接收灵敏度提升至-102dBm，64QAM下BER≤1e-3，满足弱覆盖需求。项目应用于150个基站，客户反馈掉话率下降25%、覆盖范围扩大1.5倍。我个人获部门“优秀员工”，后续负责模块版本迭代，新增256QAM支持。