负责5G小基站射频前端控制芯片的FPGA原型验证全流程，涵盖验证方案设计、环境搭建、RTL调试及覆盖率收敛，联动前端设计与系统团队完成芯片功能验证与性能调优，支撑tape-out前的风险闭环。

• 主导5G小基站射频前端DPD（数字预失真）算法模块的FPGA原型验证方案设计，基于Xilinx Zynq UltraScale+ MPSoC平台，选用SystemVerilog/UVM搭建分层验证环境（包含激励生成层、监测层、计分板层），针对DPD的多场景适配需求，设计涵盖瑞利衰落、莱斯衰落等6类信道模型的激励向量，解决了初始验证中高频场景覆盖不全的问题，推动验证覆盖率从68%提升至92%，提前2周完成原型验证里程碑，为算法定点化提供关键数据支撑。
• 优化FPGA原型与MATLAB/Simulink算法模型的协同调试流程，针对AGC（自动增益控制）模块的时序mismatch问题，通过SignalTap II实时抓取FPGA内部信号，结合Simulink模型输出对比，定位到跨时钟域同步的亚稳态缺陷，引入双口RAM缓冲与同步FIFO后，AGC响应延迟从15us缩短至8us，满足系统10us级的实时性要求，避免了后续系统集成时的丢包风险。
• 推动验证左移，将SpyGlass静态检查（聚焦时钟域交叉、未初始化信号）与Synopsys VC Formal形式验证（针对FFT处理单元的128点蝶形运算功能）融入日常流程，通过VC Formal的断言验证发现3处RTL数组越界问题，修复后将FFT单元的功能正确率从95%提升至100%，直接节省流片后返工成本约150万元。
• 支撑系统团队完成5G NR帧结构集成验证，基于FPGA原型搭建端到端测试平台（对接上层5G协议栈软件），验证了芯片在5MHz/10MHz/20MHz带宽下的帧同步精度（误差<1us）与数据传输误码率（<1e-6），最终原型系统通过第三方实验室射频指标测试（EVM<1.5%，ACLR<-45dBc），为芯片tape-out提供了完整的验证证据链。

负责物联网低功耗蓝牙（BLE）与Zigbee基带芯片的FPGA原型验证，聚焦协议栈功能实现与性能验证，搭建自动化验证框架，提升验证效率与问题定位精度。

• 核心参与BLE 5.2协议栈的FPGA验证，基于Intel Cyclone V SoC平台，构建Python脚本驱动的自动化测试用例生成器（支持连接建立、数据传输、休眠唤醒等200+场景），将单轮测试时间从4小时缩短至1.5小时，验证效率提升62.5%，快速定位并修复了BLE链路层ACK帧发送时机错误的问题，推动协议栈通过BLE SIG一致性测试。
• 解决Zigbee网络层路由算法的FPGA实现瓶颈，针对路由表更新延迟高的问题，分析共享总线仲裁机制的冲突点，优化为AXI4-Lite交叉开关仲裁架构，路由表更新延迟从2ms降至500us，满足Zigbee PRO网络1ms级的实时性要求，支撑芯片通过Zigbee联盟的网络层一致性测试。
• 搭建Modelsim回归测试环境，集成Code Sight覆盖率收集功能，每周运行自动化回归测试，累计发现RTL代码中的18处功能缺陷（包括CRC校验位计算错误、信道跳频序列生成偏差），将芯片流片前的遗留bug数量控制在5个以内，低于团队设定的10个上限，降低了流片风险。
• 联动前端设计团队优化验证流程，针对BLE物理层GFSK调制模块，通过对比仿真与FPGA原型结果，发现仿真未暴露的setup time违例问题，调整寄存器布局并添加流水线寄存器后，时序裕量从100ps提升至300ps，确保原型验证与仿真结果的一致性，避免了后续设计反复。

协助资深工程师完成消费类音频解码芯片的FPGA原型验证，参与验证环境搭建、测试用例执行及bug定位，掌握FPGA验证全流程基础技能。

• 参与智能音箱音频解码芯片（支持AAC-LC格式）的FPGA验证，基于Xilinx Artix-7平台搭建Verilog验证环境，执行100+组音频解码测试用例，发现2处音质失真问题（源于系数乘法器位宽不足导致的高频分量截断），通过扩展位宽至24位修复问题，音频输出信噪比从90dB提升至95dB，满足产品听感要求。
• 协助优化FPGA原型的时钟管理，针对音频解码模块的时钟抖动问题（初始抖动150ps），使用Xilinx ISE的Clocking Wizard生成低抖动时钟，并调整时钟树布局，将抖动降低至50ps以内，确保音频解码的稳定性，避免出现爆音或断音现象。
• 整理验证文档与测试用例库，将120条测试用例按功能模块分类归档，编写《音频解码芯片FPGA验证报告》，包含测试场景、问题定位过程及结果分析，为后续智能耳机芯片项目提供了验证流程参考，提升了团队文档标准化水平。
• 辅助定位存储模块的bug，针对SPI Flash控制器的数据读取延迟问题，使用ChipScope抓取接口信号，发现是读命令时序与Flash芯片 datasheet 不匹配，调整控制器状态机后，读取延迟从20us缩短至10us，满足音频数据实时加载要求。

5G NR小基站下行链路物理层处理FPGA实现与优化项目

• 项目背景为5G eMBB场景对小基站“低延迟、高吞吐量”的迫切需求——需实现符合3GPP R15标准的下行物理层处理，支撑单载波100MHz带宽下3.5Gbps吞吐量及≤10μs端到端处理延迟。我的核心职责是主导PDSCH解调、LDPC译码、MIMO检测三大核心模块的设计、优化及系统联调，对接DSP侧控制与数据交互。
• 关键难题有二：一是5G NR LDPC译码复杂度高，传统软判决分层算法在FPGA上的延迟超指标30%；二是64天线MIMO检测的并行计算资源消耗过大，芯片利用率达88%（接近资源上限）。解决方案是：对LDPC译码的分层置信传播架构进行剪枝优化，减少2轮无效迭代同时保持误码率性能；针对MIMO检测采用“分块并行+资源共享”策略，将8×8 MIMO拆分为4个2×2子块并行处理，降低资源占用。
• 核心行动包括：基于3GPP标准完成算法选型与参数配置，用Verilog实现优化后的LDPC译码器与MIMO检测器；通过ModelSim进行RTL级仿真，验证算法在AWGN、TU6信道下的性能；利用Xilinx Vivado对关键路径做流水线优化，将译码器组合逻辑延迟从12ns缩短至7ns；协同DSP工程师调整AXI-Stream接口协议，解决数据同步问题。
• 项目成果：LDPC译码延迟降低42%，吞吐量从2.8Gbps提升至3.8Gbps，完全满足单载波速率要求；MIMO检测资源利用率降至72%，芯片成本降低15%。项目2023年Q2量产，累计出货12万套，支撑客户拿下国内三大运营商5G小基站集采20%份额。我个人主导的核心模块获公司“年度技术创新奖”，并在内部分享算法优化经验。

LTE FDD基站接收通道FPGA信号处理模块开发项目

• 项目背景是4G LTE网络深度覆盖需求增加——现有基站接收灵敏度（-96dBm）无法满足室内弱覆盖场景，目标是通过FPGA实现OFDM解调、信道估计与均衡、AGC模块，将灵敏度提升至-100dBm以上，支持64QAM高阶调制。我的职责是负责OFDM解调与信道估计模块开发，对接射频前端ADC数据及基带DSP控制。
• 关键难题一是多径衰落下传统LMMSE信道估计算法噪声抑制弱，解调BER达1.2e-3（高于1e-3指标）；二是OFDM符号同步硬件实现复杂，易受时钟抖动影响。解决方法：将LMMSE的噪声方差估计从全局改为局部滑动窗口，减少噪声对信道估计的干扰；设计基于Gardner算法的符号同步器，用FPGA BUFGMUX资源实现时钟域交叉，提升同步精度。
• 核心行动包括：用Matlab搭建EPA、ETU信道模型，验证改进后LMMSE算法将BER降至5e-4；基于VHDL实现OFDM解调器与改进LMMSE模块，优化FFT旋转因子存储，减少ROM资源30%；通过ChipScope在线调试，调整同步器门限参数，将同步误差控制在±1采样点内；参与系统联调，解决AGC与信道估计的时序配合问题。
• 项目成果：接收灵敏度提升至-102dBm，64QAM下BER≤1e-3，满足弱覆盖需求。项目应用于150个基站，客户反馈掉话率下降25%、覆盖范围扩大1.5倍。我个人获部门“优秀员工”，后续负责模块版本迭代，新增256QAM支持。

• 因痛心于年轻人对历史的疏离，我在B站创立「古人脱口秀」栏目，用职场梗解构历史事件（如《雍正皇帝的KPI保卫战》）。通过设计「颠覆认知-史料佐证-现代共鸣」三幕剧本模板，单期视频最高收获1.7万条弹幕互动。
• 两年间栏目播放量突破180万，作品被多地中学选为教学素材。这段经历磨砺出将学术内容转化为大众语言的能力，也让我理解到真实用户反馈才是创作者的指南针。