负责5G NR小基站基带处理FPGA原型的全流程验证，主导验证方案设计、测试用例开发及问题闭环，协同前端设计团队保障功能正确性与时序收敛，支撑流片前风险收敛。

• 主导搭建基于UVM 1.2的5G NR物理层协议栈验证平台，集成SystemVerilog断言（SVA）实现协议一致性检查，针对PDSCH/PUSCH信道编码、波束赋形等核心模块设计多场景测试向量，覆盖3GPP TS 38.211/38.212规定的12类边界条件，验证覆盖率从初始82%提升至98.7%，提前2周定位到LDPC译码器跨周期数据依赖导致的误码问题，避免流片后返工。
• 优化仿真验证效率，引入Xcelium仿真加速引擎与原型验证平台联动机制，将单轮回归测试时间从48小时压缩至12小时；针对多协议栈（MAC+PHY）交互验证复杂度高的痛点，设计分层激励注入框架，支持MAC层PDU动态拼接与PHY层时序约束同步，发现并修复3处跨层握手信号死锁问题，缺陷关闭率提升40%。
• 建立基于JIRA的验证缺陷管理系统，定义严重级（Blocker/Critical）缺陷0延迟响应流程，推动设计团队完善17项寄存器传输级（RTL）代码规范；主导编写《5G FPGA原型验证报告》，沉淀23个典型验证场景与解决模板，被后续Wi-Fi 7项目复用，缩短新员工上手周期30%。
• 协同DFT团队完成FPGA原型可测性设计验证，针对片上总线（AXI4-Lite）配置接口设计覆盖率驱动测试用例，验证所有控制寄存器读写状态及中断响应时序，确保硬件调试通道功能完备，支持流片后芯片级验证快速启动。

承担物联网网关边缘计算FPGA模块的功能验证，负责验证环境搭建、测试用例执行及问题定位，保障MCU协处理器、高速接口（PCIe/SerDes）等模块设计符合规格，支撑产品量产前验证闭环。

• 核心开发PCIe Gen3 x4接口验证环境，基于Synopsys VIP搭建事务级模型（TLM），设计包含错误注入（CRC错误、LTSSM状态跳转异常）的自动化测试套件，验证链路训练（LTSSM）、数据传输（TLP包收发）及电源管理（L0s/L1）功能，累计发现5处TSO分片异常、2处DLLP握手超时问题，修复后接口误码率降至1e-12以下。
• 针对SerDes高速串行链路验证难点，采用Cadence Xcelium仿真结合IBIS-AMI眼图分析，设计覆盖不同信噪比（SNR=10dB~25dB）、抖动（RMS Jitter=0.5ps~2ps）的场景，验证CDR锁相环锁定时间（<1μs）与均衡器补偿效果，确保10Gbps速率下数据可靠传输，支撑客户验收通过。
• 优化验证回归流程，基于Python开发测试用例参数化工具，将单场景测试脚本复用率从30%提升至75%；主导编写《物联网FPGA模块验证指南》，规范时钟域交叉（CDC）检查、复位树验证等方法，团队验证效率提升25%，缺陷遗漏率从1.2%降至0.3%以下。
• 参与MCU协处理器指令集验证，设计基于RISC-V架构的测试向量生成器，覆盖算术逻辑单元（ALU）、内存管理单元（MMU）及中断响应功能，通过覆盖率分析定位到2处分支预测逻辑错误，修复后指令执行正确率达99.99%。

协助完成通信接口（SPI/I2C/UART）及低速控制逻辑的FPGA验证，参与验证环境搭建、测试用例编写及基础问题定位，保障模块功能正确性。

• 独立完成UART模块验证，基于ModelSim编写Testbench，设计包含波特率误差（±2%）、奇偶校验错误、帧溢出等异常场景的测试用例，验证接收/发送FIFO的乒乓操作与流量控制功能，发现并修复1处接收超时中断未触发问题，模块验证通过率100%。
• 协助搭建SPI Flash控制器验证环境，设计主从模式切换测试场景，验证不同速率（1MHz~50MHz）下的指令（READ/WRITE/SE）交互正确性，输出《SPI Flash验证报告》，记录12个典型问题及解决方法，被团队纳入验证知识库。
• 参与FPGA板级验证，使用SignalTap II抓取实际硬件信号，对比仿真与实测波形差异，定位到1处I2C上拉电阻匹配不良导致的通信不稳定问题，推动硬件团队调整阻容参数，最终板级验证通过率提升至95%。
• 学习UVM验证框架基础，协助搭建简单验证平台，编写事务级激励生成器，实现寄存器读写操作的自动化测试，为后续复杂项目积累验证经验。

5G基站前传50G eCPRI接口高速转发系统开发

• 项目背景：5G商用推进中，基站前传eCPRI接口需从25G升级至50G以支撑更高带宽，但公司现有FPGA转发系统因信号完整性差、多通道同步难等问题，出现误码率超标（1e-9）、功耗超标的缺陷，无法满足运营商对设备可靠性与能效的要求。我的核心职责是主导FPGA端的信号完整性优化及50G高速转发逻辑设计，确保系统达标。
• 关键难题：一是50G PAM4信号高频损耗导致眼图闭合（仅0.8UI），传统连续时间线性均衡（CTLE）无法有效补偿；二是4路并行通道的跨时钟域（CDC）同步引发数据错位，误码率攀升至1e-8；三是高速SerDes与逻辑单元功耗占比达65%，远超能效目标。我针对性选用自适应预加重+判决反馈均衡（DFE）组合、全局数字锁相环（DPLL）时钟网络、UltraScale+动态功耗管理等技术方案。
• 核心行动：搭建基于Vivado IBERT的闭环测试平台，通过MATLAB仿真优化均衡器参数（前馈7抽头+反馈11抽头），将眼图张开度提升至1.2UI；设计带CRC校验的自适应FIFO，解决多通道CDC问题，数据错位率从1e-6降至1e-10；分析XPE功耗报告，关闭闲置SerDes通道并对逻辑单元实施时钟gating，减少无效功耗。
• 项目成果：系统误码率降至8e-13（优于目标1e-12），功耗降低25%（从8W降至6W），支撑公司5G前传模块通过三大运营商实验室认证并量产。主导的转发链路设计被纳入公司5G FPGA架构标准库，个人获2023年度公司“技术创新奖”。

LTE基站基带处理FPGA加速模块设计

• 项目背景：公司LTE基站的基带处理（FFT、Turbo编码）依赖ARM CPU，存在处理延迟高（FFT 20us）、吞吐量低（800Mbps）的痛点，无法满足基站实时性要求。我的职责是负责FFT与Turbo编码模块的FPGA加速设计，将基带处理延迟降低50%、吞吐量提升至1Gbps以上。
• 关键难题：FFT定点化后误差导致解调误码率从1e-3升至5e-3，超出3GPP标准；Turbo码并行解码的资源占用率达85%，FPGA逻辑无法承载；ARM与FPGA的AXI接口同步延迟大，数据处理不及时。我采用流水线分布式FFT结构、多核并行Turbo解码、AXI4-Stream握手优化等方案破局。
• 核心行动：通过MATLAB仿真对比16位vs 14位定点位宽，确定16位方案将FFT误码率降至1e-4以下；将Turbo解码器拆分为4个并行核，采用流水线架构使吞吐量提升至1.2Gbps；重构AXI4-Stream接口逻辑，增加流量控制信号，同步延迟从5us降至1us。
• 项目成果：基带处理延迟降至9us（降低55%），吞吐量达1.2Gbps（提升50%），误码率满足3GPP R8标准。该模块集成到公司LTE基站产品中，降低CPU负载30%，支撑单站容量提升20%，成为公司LTE产品线核心加速方案。

• 因痛心于年轻人对历史的疏离，我在B站创立「古人脱口秀」栏目，用职场梗解构历史事件（如《雍正皇帝的KPI保卫战》）。通过设计「颠覆认知-史料佐证-现代共鸣」三幕剧本模板，单期视频最高收获1.7万条弹幕互动。
• 两年间栏目播放量突破180万，作品被多地中学选为教学素材。这段经历磨砺出将学术内容转化为大众语言的能力，也让我理解到真实用户反馈才是创作者的指南针。