负责5G小基站射频前端控制芯片的FPGA原型验证全流程，涵盖验证方案设计、环境搭建、RTL调试及覆盖率收敛，联动前端设计与系统团队完成芯片功能验证与性能调优，支撑tape-out前的风险闭环。

• 主导5G小基站射频前端DPD（数字预失真）算法模块的FPGA原型验证方案设计，基于Xilinx Zynq UltraScale+ MPSoC平台，选用SystemVerilog/UVM搭建分层验证环境（包含激励生成层、监测层、计分板层），针对DPD的多场景适配需求，设计涵盖瑞利衰落、莱斯衰落等6类信道模型的激励向量，解决了初始验证中高频场景覆盖不全的问题，推动验证覆盖率从68%提升至92%，提前2周完成原型验证里程碑，为算法定点化提供关键数据支撑。
• 优化FPGA原型与MATLAB/Simulink算法模型的协同调试流程，针对AGC（自动增益控制）模块的时序mismatch问题，通过SignalTap II实时抓取FPGA内部信号，结合Simulink模型输出对比，定位到跨时钟域同步的亚稳态缺陷，引入双口RAM缓冲与同步FIFO后，AGC响应延迟从15us缩短至8us，满足系统10us级的实时性要求，避免了后续系统集成时的丢包风险。
• 推动验证左移，将SpyGlass静态检查（聚焦时钟域交叉、未初始化信号）与Synopsys VC Formal形式验证（针对FFT处理单元的128点蝶形运算功能）融入日常流程，通过VC Formal的断言验证发现3处RTL数组越界问题，修复后将FFT单元的功能正确率从95%提升至100%，直接节省流片后返工成本约150万元。
• 支撑系统团队完成5G NR帧结构集成验证，基于FPGA原型搭建端到端测试平台（对接上层5G协议栈软件），验证了芯片在5MHz/10MHz/20MHz带宽下的帧同步精度（误差<1us）与数据传输误码率（<1e-6），最终原型系统通过第三方实验室射频指标测试（EVM<1.5%，ACLR<-45dBc），为芯片tape-out提供了完整的验证证据链。

负责物联网低功耗蓝牙（BLE）与Zigbee基带芯片的FPGA原型验证，聚焦协议栈功能实现与性能验证，搭建自动化验证框架，提升验证效率与问题定位精度。

• 核心参与BLE 5.2协议栈的FPGA验证，基于Intel Cyclone V SoC平台，构建Python脚本驱动的自动化测试用例生成器（支持连接建立、数据传输、休眠唤醒等200+场景），将单轮测试时间从4小时缩短至1.5小时，验证效率提升62.5%，快速定位并修复了BLE链路层ACK帧发送时机错误的问题，推动协议栈通过BLE SIG一致性测试。
• 解决Zigbee网络层路由算法的FPGA实现瓶颈，针对路由表更新延迟高的问题，分析共享总线仲裁机制的冲突点，优化为AXI4-Lite交叉开关仲裁架构，路由表更新延迟从2ms降至500us，满足Zigbee PRO网络1ms级的实时性要求，支撑芯片通过Zigbee联盟的网络层一致性测试。
• 搭建Modelsim回归测试环境，集成Code Sight覆盖率收集功能，每周运行自动化回归测试，累计发现RTL代码中的18处功能缺陷（包括CRC校验位计算错误、信道跳频序列生成偏差），将芯片流片前的遗留bug数量控制在5个以内，低于团队设定的10个上限，降低了流片风险。
• 联动前端设计团队优化验证流程，针对BLE物理层GFSK调制模块，通过对比仿真与FPGA原型结果，发现仿真未暴露的setup time违例问题，调整寄存器布局并添加流水线寄存器后，时序裕量从100ps提升至300ps，确保原型验证与仿真结果的一致性，避免了后续设计反复。

协助资深工程师完成消费类音频解码芯片的FPGA原型验证，参与验证环境搭建、测试用例执行及bug定位，掌握FPGA验证全流程基础技能。

• 参与智能音箱音频解码芯片（支持AAC-LC格式）的FPGA验证，基于Xilinx Artix-7平台搭建Verilog验证环境，执行100+组音频解码测试用例，发现2处音质失真问题（源于系数乘法器位宽不足导致的高频分量截断），通过扩展位宽至24位修复问题，音频输出信噪比从90dB提升至95dB，满足产品听感要求。
• 协助优化FPGA原型的时钟管理，针对音频解码模块的时钟抖动问题（初始抖动150ps），使用Xilinx ISE的Clocking Wizard生成低抖动时钟，并调整时钟树布局，将抖动降低至50ps以内，确保音频解码的稳定性，避免出现爆音或断音现象。
• 整理验证文档与测试用例库，将120条测试用例按功能模块分类归档，编写《音频解码芯片FPGA验证报告》，包含测试场景、问题定位过程及结果分析，为后续智能耳机芯片项目提供了验证流程参考，提升了团队文档标准化水平。
• 辅助定位存储模块的bug，针对SPI Flash控制器的数据读取延迟问题，使用ChipScope抓取接口信号，发现是读命令时序与Flash芯片 datasheet 不匹配，调整控制器状态机后，读取延迟从20us缩短至10us，满足音频数据实时加载要求。

5G基站前传50G eCPRI接口高速转发系统开发

• 项目背景：5G商用推进中，基站前传eCPRI接口需从25G升级至50G以支撑更高带宽，但公司现有FPGA转发系统因信号完整性差、多通道同步难等问题，出现误码率超标（1e-9）、功耗超标的缺陷，无法满足运营商对设备可靠性与能效的要求。我的核心职责是主导FPGA端的信号完整性优化及50G高速转发逻辑设计，确保系统达标。
• 关键难题：一是50G PAM4信号高频损耗导致眼图闭合（仅0.8UI），传统连续时间线性均衡（CTLE）无法有效补偿；二是4路并行通道的跨时钟域（CDC）同步引发数据错位，误码率攀升至1e-8；三是高速SerDes与逻辑单元功耗占比达65%，远超能效目标。我针对性选用自适应预加重+判决反馈均衡（DFE）组合、全局数字锁相环（DPLL）时钟网络、UltraScale+动态功耗管理等技术方案。
• 核心行动：搭建基于Vivado IBERT的闭环测试平台，通过MATLAB仿真优化均衡器参数（前馈7抽头+反馈11抽头），将眼图张开度提升至1.2UI；设计带CRC校验的自适应FIFO，解决多通道CDC问题，数据错位率从1e-6降至1e-10；分析XPE功耗报告，关闭闲置SerDes通道并对逻辑单元实施时钟gating，减少无效功耗。
• 项目成果：系统误码率降至8e-13（优于目标1e-12），功耗降低25%（从8W降至6W），支撑公司5G前传模块通过三大运营商实验室认证并量产。主导的转发链路设计被纳入公司5G FPGA架构标准库，个人获2023年度公司“技术创新奖”。

LTE基站基带处理FPGA加速模块设计

• 项目背景：公司LTE基站的基带处理（FFT、Turbo编码）依赖ARM CPU，存在处理延迟高（FFT 20us）、吞吐量低（800Mbps）的痛点，无法满足基站实时性要求。我的职责是负责FFT与Turbo编码模块的FPGA加速设计，将基带处理延迟降低50%、吞吐量提升至1Gbps以上。
• 关键难题：FFT定点化后误差导致解调误码率从1e-3升至5e-3，超出3GPP标准；Turbo码并行解码的资源占用率达85%，FPGA逻辑无法承载；ARM与FPGA的AXI接口同步延迟大，数据处理不及时。我采用流水线分布式FFT结构、多核并行Turbo解码、AXI4-Stream握手优化等方案破局。
• 核心行动：通过MATLAB仿真对比16位vs 14位定点位宽，确定16位方案将FFT误码率降至1e-4以下；将Turbo解码器拆分为4个并行核，采用流水线架构使吞吐量提升至1.2Gbps；重构AXI4-Stream接口逻辑，增加流量控制信号，同步延迟从5us降至1us。
• 项目成果：基带处理延迟降至9us（降低55%），吞吐量达1.2Gbps（提升50%），误码率满足3GPP R8标准。该模块集成到公司LTE基站产品中，降低CPU负载30%，支撑单站容量提升20%，成为公司LTE产品线核心加速方案。

• 因痛心于年轻人对历史的疏离，我在B站创立「古人脱口秀」栏目，用职场梗解构历史事件（如《雍正皇帝的KPI保卫战》）。通过设计「颠覆认知-史料佐证-现代共鸣」三幕剧本模板，单期视频最高收获1.7万条弹幕互动。
• 两年间栏目播放量突破180万，作品被多地中学选为教学素材。这段经历磨砺出将学术内容转化为大众语言的能力，也让我理解到真实用户反馈才是创作者的指南针。