主导5G通信及AIoT领域芯片的FPGA原型验证全流程，负责方案设计、验证环境搭建、RTL功能验证及流片前问题闭环，支撑芯片设计快速迭代

• 主导某款5G基站射频前端控制芯片的FPGA原型验证方案设计，针对100MHz/200MHz/500MHz多时钟域同步难题，引入异步FIFO加格雷码编码机制，结合Questa Formal进行亚稳态形式验证，确认12个风险点并优化，将验证周期从12周缩短至8.4周（缩短30%），保障芯片逻辑功能在原型系统中完整验证
• 搭建基于Xilinx Vivado的SystemVerilog验证环境，整合UVM框架与SVA（SystemVerilog Assertions），覆盖芯片射频控制逻辑的85%功能点；针对激励生成效率低的问题，设计场景化约束随机化模板，自动生成1200+组有效测试用例，验证效率提升40%，提前2周发现3处跨模块信号竞争导致的毛刺问题
• 负责流片前的回归验证，用SignalTap II实时抓取FPGA原型信号，结合代码覆盖率分析定位5处隐藏的时序违规（setup/hold time violation），推动RTL修改，避免流片后因时序问题返工，节省研发成本约200万元
• 协同设计团队优化XCVU9P FPGA原型系统的资源占用，通过组合逻辑转时序逻辑、寄存器复用等方法，将原75%的逻辑资源占用降至58%，释放的资源用于扩展多场景测试功能，支撑后续基站动态功率控制测试

负责消费级AIoT SoC的FPGA验证，支撑语音识别、图像处理芯片的功能验证与问题定位，推动验证流程标准化

• 核心参与某款AIoT语音识别SoC的FPGA原型验证，负责音频DSP模块验证；用ModelSim进行RTL级仿真，结合SVA断言捕获2处音频帧同步时序违规，修复后模块功能覆盖率从81%提升至92%，确保语音识别准确率≥95%的设计指标
• 优化验证环境回归流程，用Python编写自动化脚本集成测试用例生成、编译、运行及结果分析，将每日回归用例从50组提升至200+组，回归时间从8小时缩短至2小时，团队验证效率提升75%
• 解决音频处理模块资源占用过高问题：将原60%的组合逻辑转换为时序逻辑并优化寄存器分配，FPGA资源占用从75%降至58%；调整PLL配置解决300MHz高频时钟下的信号抖动问题，原型系统稳定性提升至99.5%
• 参与编写《AIoT SoC FPGA验证指南》，涵盖验证环境搭建、测试用例设计、问题定位方法，新员工上手时间从4周缩短至2周，提升团队协作效率

协助工业控制芯片的FPGA验证，参与验证平台搭建、基础功能测试及文档编写，掌握FPGA验证核心流程

• 协助搭建工业PLC控制芯片的FPGA验证平台，负责GPIO、UART模块验证；用Quartus Prime综合时解决IO信号延迟不一致问题（原延迟差15ns），调整PCB端接电阻后信号完整性达标，符合IEC 61131-2工业标准
• 编写基础功能测试向量，覆盖GPIO输入输出、UART收发及波特率自适应，用示波器验证波形正确性，确保模块无功能缺陷，为后续复杂逻辑验证奠定基础
• 参与验证问题跟踪与文档整理，记录120+条测试问题及修复方案，协助编写《FPGA验证报告》，减少后续问题追溯时间30%
• 学习SignalTap II、ModelSim工具，独立完成GPIO模块验证并输出《基础模块验证总结》，分享给团队促进知识传递

5G基站前传50G eCPRI接口高速转发系统开发

• 项目背景：5G商用推进中，基站前传eCPRI接口需从25G升级至50G以支撑更高带宽，但公司现有FPGA转发系统因信号完整性差、多通道同步难等问题，出现误码率超标（1e-9）、功耗超标的缺陷，无法满足运营商对设备可靠性与能效的要求。我的核心职责是主导FPGA端的信号完整性优化及50G高速转发逻辑设计，确保系统达标。
• 关键难题：一是50G PAM4信号高频损耗导致眼图闭合（仅0.8UI），传统连续时间线性均衡（CTLE）无法有效补偿；二是4路并行通道的跨时钟域（CDC）同步引发数据错位，误码率攀升至1e-8；三是高速SerDes与逻辑单元功耗占比达65%，远超能效目标。我针对性选用自适应预加重+判决反馈均衡（DFE）组合、全局数字锁相环（DPLL）时钟网络、UltraScale+动态功耗管理等技术方案。
• 核心行动：搭建基于Vivado IBERT的闭环测试平台，通过MATLAB仿真优化均衡器参数（前馈7抽头+反馈11抽头），将眼图张开度提升至1.2UI；设计带CRC校验的自适应FIFO，解决多通道CDC问题，数据错位率从1e-6降至1e-10；分析XPE功耗报告，关闭闲置SerDes通道并对逻辑单元实施时钟gating，减少无效功耗。
• 项目成果：系统误码率降至8e-13（优于目标1e-12），功耗降低25%（从8W降至6W），支撑公司5G前传模块通过三大运营商实验室认证并量产。主导的转发链路设计被纳入公司5G FPGA架构标准库，个人获2023年度公司“技术创新奖”。

LTE基站基带处理FPGA加速模块设计

• 项目背景：公司LTE基站的基带处理（FFT、Turbo编码）依赖ARM CPU，存在处理延迟高（FFT 20us）、吞吐量低（800Mbps）的痛点，无法满足基站实时性要求。我的职责是负责FFT与Turbo编码模块的FPGA加速设计，将基带处理延迟降低50%、吞吐量提升至1Gbps以上。
• 关键难题：FFT定点化后误差导致解调误码率从1e-3升至5e-3，超出3GPP标准；Turbo码并行解码的资源占用率达85%，FPGA逻辑无法承载；ARM与FPGA的AXI接口同步延迟大，数据处理不及时。我采用流水线分布式FFT结构、多核并行Turbo解码、AXI4-Stream握手优化等方案破局。
• 核心行动：通过MATLAB仿真对比16位vs 14位定点位宽，确定16位方案将FFT误码率降至1e-4以下；将Turbo解码器拆分为4个并行核，采用流水线架构使吞吐量提升至1.2Gbps；重构AXI4-Stream接口逻辑，增加流量控制信号，同步延迟从5us降至1us。
• 项目成果：基带处理延迟降至9us（降低55%），吞吐量达1.2Gbps（提升50%），误码率满足3GPP R8标准。该模块集成到公司LTE基站产品中，降低CPU负载30%，支撑单站容量提升20%，成为公司LTE产品线核心加速方案。

• 大二观察到毕业生离校时大量教材被废弃，而新生购书支出占生活费12%，便发起校园书籍教材循环计划。为解决传统二手书交易效率低的问题，我们开发微信小程序实现扫码估价、预约取件功能，并说服快递中心以成本价承接物流。
• 通过建立翻新消毒标准打消卫生顾虑，项目年流通教材1.2万册，累计为同学节省书费38万元。这段经历让我从商业小白成长为能设计闭环模式的实践者，项目不仅获省级创业金奖，更被纳入学校官方服务体系延续至今。