负责5G基站射频前端控制芯片及AI边缘计算芯片的FPGA原型验证全流程，涵盖方案设计、验证环境搭建、RTL功能收敛及问题定位，支撑芯片流片前功能与性能达标

• 主导某5G基站射频前端控制芯片的FPGA原型验证方案设计，基于Xilinx Vivado 2023.1工具链整合12个RTL模块，针对原型时序收敛困难问题——因ADC采样模块与数字预校正（DPC）模块间150ps latency不匹配导致时序违例，采用流水线级联优化+跨时钟域（CDC）异步FIFO同步策略，将时序裕量从10%提升至35%，提前2周完成原型搭建并通过基带芯片对接测试
• 搭建基于UVM 1.2的SystemVerilog验证环境，整合MATLAB/Simulink生成的5G NR PDSCH信道编码测试向量，通过Tcl脚本自动化生成RTL适配层解决接口协议不兼容问题，验证覆盖率从初始68%提升至92%，精准捕获RTL中载波聚合（CA）场景下时隙对齐错误的3个边界条件bug
• 定位并修复RTL功能缺陷：针对PDSCH解调时的星座图旋转错误，使用Xilinx SignalTap II在线调试工具捕获FPGA内部信号，结合3GPP TS 38.211协议规范分析状态机跳转逻辑，发现“旋转因子索引越界”问题，推动设计修改后功能正确率从85%提升至100%
• 优化验证效率：引入Python 3.9编写自动化回归测试脚本，集成ModelSim Quesit 2023.4仿真结果比对功能，将单次全量回归时间从4小时缩短至1.5小时，支撑团队每周完成2次全量验证，最终提前1个月实现流片前功能冻结

聚焦AIoT视觉处理芯片的FPGA验证，负责原型搭建、硬件在环（HIL）测试及性能调优，保障芯片低功耗与实时性指标落地

• 核心参与某AIoT视觉处理芯片（支持4K@30fps图像识别）的FPGA原型验证，基于Xilinx Artix-7 200T FPGA整合DDR3控制器与MIPI CSI-2接收模块，针对帧同步丢帧问题（初始丢帧率5%），分析DDR3时序约束发现突发长度配置不合理，调整至8 beats并优化读写时序，丢帧率降至0.1%以下
• 设计基于SystemVerilog Assertions（SVA）的协议验证策略，定义MIPI CSI-2 D-PHY的时序（如HS传输的tHS-SETUP/tHS-HOLD）及数据完整性断言，捕获2个隐藏的协议违规问题——接收端未正确处理ESC转义字符，避免了流片后返工
• 搭建HIL验证平台：整合FPGA原型与ADI AD7606模拟器，模拟传感器输出的16bit ADC数据，验证低功耗模式下芯片唤醒延迟从20ms优化至8ms，满足产品≤10ms的规格要求（后续通过固件优化达标）
• 协助设计团队进行时序收敛：用Vivado Timing Closure工具分析关键路径（如卷积神经网络（CNN）层的ReLU激活函数逻辑），提出“寄存器切割+逻辑重组”方案，将最大延迟从1.2ns降至0.8ns，确保原型稳定运行在100MHz

辅助通信接口芯片的FPGA验证，掌握验证流程、工具使用及基础问题定位，支撑团队完成USB 3.0控制器芯片的验证工作

• 协助搭建某USB 3.0控制器芯片的FPGA验证环境，基于Altera Quartus Prime 19.1工具链配置FPGA引脚约束（如USB差分对的阻抗匹配）及时钟树，完成基础功能测试——验证USB设备枚举（从连接至获取地址耗时<100ms）及Bulk传输（速率达3.2Gbps），功能正确率95%
• 编写测试用例覆盖USB 3.0的Bulk、Interrupt、Isochronous三种传输模式，用ModelSim SE 10.7进行波形仿真，发现CRC5校验错误（因发送端多项式计算逻辑遗漏初始值），推动设计修改后错误率降至0
• 参与回归测试：手动执行120条测试用例，记录问题并通过JIRA跟踪闭环，将单轮验证周期从3周缩短至2周，提升团队验证效率33%
• 学习RTL仿真对比：使用Synopsys VCS 2019.12进行RTL级仿真，对比FPGA原型与仿真的信号差异，总结“异步FIFO空满标志位同步”等3点一致性问题的解决方法，形成《FPGA验证与RTL仿真差异排查指南》供团队参考

5G基站前传接口高速信号处理FPGA方案设计与实现

• 5G前传网络需支持eCPRI v2.0协议，实现基站AAU与BBU间≥10Gbps速率、≤1us延迟的高速低损耗数据传输。公司承接中国移动定制化前传板卡研发任务，我作为FPGA端核心负责人，主导协议栈解析、10G SerDes链路优化及8通道ADC数据同步模块的全流程开发。
• 项目面临三大核心挑战：一是eCPRI动态净荷映射易导致逻辑时序违例，初始仿真中出现15%的跨时钟域同步错误；二是10Gbps SerDes链路眼图张开度仅0.5UI，无法满足运营商误码率≤1e-12的要求；三是多通道数据同步存在亚稳态风险，传统单FIFO方案误码率高达1e-10。
• 针对协议栈问题，我用Vivado设计状态机+预取缓存机制，将净荷映射延迟从300ps压缩至120ps，消除时序违例；针对SerDes链路，基于MATLAB构建眼图仿真模型，优化预加重系数（从3dB提至5dB）和CDR环路带宽（从2MHz缩至1MHz），使眼图张开度提升至1.2UI；针对数据同步，引入双FIFO乒乓架构结合格雷码编码，彻底解决亚稳态问题，同步误码率降至1e-15以下。
• 项目成果远超目标：链路延迟最终降至780ns，误码率＜1e-12，完全满足eCPRI v2.0 Class A标准。板卡通过中国移动入库测试，量产520片，直接支撑公司拿下3个省级5G基站前传项目，我个人获公司“年度技术突破奖”。

卫星通信终端Ka频段调制解调FPGA模块开发

• 卫星通信终端Ka频段（26.5-40GHz）调制解调模块需突破传统方案体积大（≥150cm³）、功耗高（≥20W）的痛点。公司启动小型化低功耗Ka频段调制解调板研发，我负责QPSK/16QAM调制解调算法的FPGA实现与性能优化，是模块性能达标的关键角色。
• 项目难点集中在三方面：一是调制解调算法定点化后误差累积严重，初始EVM（误差向量幅度）达15%，无法满足ETSI标准；二是Ka频段高带宽导致静态功耗高达12W，不符合终端便携需求；三是卫星信道多径衰落易引发解调误码，SNR=10dB时BER＞1e-4。
• 为解决定点化问题，我用ModelSim对C语言算法进行位宽优化仿真，将乘法器从32位缩至24位并调整舍入策略，EVM降至8%以内；针对功耗，采用Verilog流水线架构拆分调制解调流程，结合动态时钟 gating 技术关闭空闲模块时钟，静态功耗降至7.2W；针对多径衰落，引入LMS自适应均衡算法，实时补偿信道幅度/相位失真，SNR=10dB时BER降至9e-6。
• 模块最终体积缩小至98cm³，功耗降低40%，误码性能完全符合ETSI EN 302 307-1标准。产品应用于公司3款卫星通信终端，累计销量1100+台，助力公司切入卫星互联网终端细分市场，成为当年营收增长的核心驱动力之一。

支教时发现乡村小学因缺乏实验器材，科学课多停留在课本讲解。返校后联合实验室开发出百元级科学实验背包，内含20个基础实验器材。为确保可持续运营，设计配套视频课程与城乡结对系统，并培训132名大学生担任远程助教。项目覆盖9省47所学校后，学生科学兴趣评分提升35%。这段经历教会我用产品思维解决社会问题，当看到孩子们用自制望远镜发现土星光环时，我理解了教育的真谛是点燃可能性。