负责5G基站基带处理单元（BBU）中高速接口模块（含PCIe 4.0、100G Ethernet MAC）的FPGA验证全流程，覆盖协议一致性、性能压测及故障注入场景，需协同设计团队定位跨时钟域（CDC）问题，保障模块满足运营商级可靠性与时序指标。

• 主导PCIe 4.0 x16硬核集成验证，基于UVM搭建分层验证平台，集成Synopsys VIP实现协议栈层间交互测试；针对TLP包乱序、CRC校验失败等问题，设计定制化SVA断言捕获异常事务，结合Xilinx ILA实时观测PHY层信号眼图，最终将协议一致性缺陷密度从0.8个/千行RTL降至0.2个，提前2周完成PCI-SIG合规认证。
• 负责100G Ethernet MAC子模块的速率适配验证，创新性引入流量模型发生器（基于SystemVerilog DPI调用Python脚本生成PRBS9/15/31混合流量），模拟线速突发与背靠背场景；通过覆盖率驱动测试策略，将功能覆盖率从89%提升至98.7%，发现并修复接收端弹性缓冲区溢出、时间戳同步偏差等5类关键问题，流片后首版验证零协议失效。
• 搭建故障注入验证环境，基于Questa Formal工具对CRC引擎、序列号管理器等安全关键模块进行形式化验证，覆盖所有输入边界条件；结合手动构造错误帧（如错误的LCRC、无效的Stream ID），验证模块容错机制响应时间小于100ns，满足ETSI EN 300 328-1抗干扰要求。

参与4G LTE基站传输模块（含eCPRI、JESD204B）的FPGA验证，聚焦跨时钟域同步、资源竞争及多通道一致性测试，支撑设计从原型到量产的快速迭代。

• 搭建基于SystemVerilog的eCPRI v1.2验证环境，集成Cadence Xcelium仿真器实现协议栈层间交互测试；针对前传链路中时间敏感网络（TSN）调度冲突问题，设计基于事件触发的覆盖率收集策略，发现并修复3处因gPTP时钟偏移计算错误导致的丢包问题，验证周期从8周压缩至5周。
• 负责JESD204B ADC接口的CDC验证，运用Spyglass CDC工具定位到4组未约束的异步FIFO控制信号，通过添加双口RAM同步器与脉冲展宽逻辑，将亚稳态导致的误码率从1e-12提升至1e-15，满足5G前传误码率指标。
• 优化自动化回归测试流程，基于Makefile与Python脚本实现测试用例参数化配置，支持批量执行不同带宽（25G/50G/100G）、不同调制方式（QPSK/16QAM/64QAM）的组合测试，每日回归效率提升40%，累计发现回归缺陷27例。

协助完成光通信模块（10G/25G SFP+）的FPGA原型验证，执行基础功能测试、时序约束验证及边界条件覆盖，积累仿真工具使用与验证文档编写经验。

• 使用ModelSim SE进行RTL级功能仿真，编写Testbench覆盖ADC采样控制、CDR锁相环锁定检测等基础功能，通过波形对比定位到1处因时序约束遗漏导致的建立时间违规（setup violation），协助设计团队调整时钟树结构后问题解决。
• 搭建简易故障注入平台，手动修改测试向量注入单bit翻转错误，验证FPGA配置寄存器的ECC校验功能；累计注入237个错误向量，校验成功率从92%提升至99.3%，输出《寄存器ECC可靠性验证报告》被纳入设计规范。
• 参与编写《FPGA原型验证操作手册》，梳理仿真环境搭建、测试用例执行、ILA观测等12项标准流程，新人上手周期从2周缩短至5天，获部门“最佳新人贡献奖”。

5G基站前传50G eCPRI接口高速转发系统开发

• 项目背景：5G商用推进中，基站前传eCPRI接口需从25G升级至50G以支撑更高带宽，但公司现有FPGA转发系统因信号完整性差、多通道同步难等问题，出现误码率超标（1e-9）、功耗超标的缺陷，无法满足运营商对设备可靠性与能效的要求。我的核心职责是主导FPGA端的信号完整性优化及50G高速转发逻辑设计，确保系统达标。
• 关键难题：一是50G PAM4信号高频损耗导致眼图闭合（仅0.8UI），传统连续时间线性均衡（CTLE）无法有效补偿；二是4路并行通道的跨时钟域（CDC）同步引发数据错位，误码率攀升至1e-8；三是高速SerDes与逻辑单元功耗占比达65%，远超能效目标。我针对性选用自适应预加重+判决反馈均衡（DFE）组合、全局数字锁相环（DPLL）时钟网络、UltraScale+动态功耗管理等技术方案。
• 核心行动：搭建基于Vivado IBERT的闭环测试平台，通过MATLAB仿真优化均衡器参数（前馈7抽头+反馈11抽头），将眼图张开度提升至1.2UI；设计带CRC校验的自适应FIFO，解决多通道CDC问题，数据错位率从1e-6降至1e-10；分析XPE功耗报告，关闭闲置SerDes通道并对逻辑单元实施时钟gating，减少无效功耗。
• 项目成果：系统误码率降至8e-13（优于目标1e-12），功耗降低25%（从8W降至6W），支撑公司5G前传模块通过三大运营商实验室认证并量产。主导的转发链路设计被纳入公司5G FPGA架构标准库，个人获2023年度公司“技术创新奖”。

LTE基站基带处理FPGA加速模块设计

• 项目背景：公司LTE基站的基带处理（FFT、Turbo编码）依赖ARM CPU，存在处理延迟高（FFT 20us）、吞吐量低（800Mbps）的痛点，无法满足基站实时性要求。我的职责是负责FFT与Turbo编码模块的FPGA加速设计，将基带处理延迟降低50%、吞吐量提升至1Gbps以上。
• 关键难题：FFT定点化后误差导致解调误码率从1e-3升至5e-3，超出3GPP标准；Turbo码并行解码的资源占用率达85%，FPGA逻辑无法承载；ARM与FPGA的AXI接口同步延迟大，数据处理不及时。我采用流水线分布式FFT结构、多核并行Turbo解码、AXI4-Stream握手优化等方案破局。
• 核心行动：通过MATLAB仿真对比16位vs 14位定点位宽，确定16位方案将FFT误码率降至1e-4以下；将Turbo解码器拆分为4个并行核，采用流水线架构使吞吐量提升至1.2Gbps；重构AXI4-Stream接口逻辑，增加流量控制信号，同步延迟从5us降至1us。
• 项目成果：基带处理延迟降至9us（降低55%），吞吐量达1.2Gbps（提升50%），误码率满足3GPP R8标准。该模块集成到公司LTE基站产品中，降低CPU负载30%，支撑单站容量提升20%，成为公司LTE产品线核心加速方案。

• 因痛心于年轻人对历史的疏离，我在B站创立「古人脱口秀」栏目，用职场梗解构历史事件（如《雍正皇帝的KPI保卫战》）。通过设计「颠覆认知-史料佐证-现代共鸣」三幕剧本模板，单期视频最高收获1.7万条弹幕互动。
• 两年间栏目播放量突破180万，作品被多地中学选为教学素材。这段经历磨砺出将学术内容转化为大众语言的能力，也让我理解到真实用户反馈才是创作者的指南针。