负责5G基站射频前端控制芯片的FPGA原型验证全流程，覆盖需求拆解、验证环境搭建、协议一致性测试及流片前缺陷闭环，保障设计符合3GPP R16标准与性能指标

• 主导5G NR PDSCH链路FPGA原型验证环境搭建，基于Vivado 2022.2工具链整合SystemVerilog IP核与UVM验证框架，针对多IP（MAC/PHY控制模块）协同仿真时序收敛慢的问题，优化AXI-Lite总线仲裁逻辑（将固定优先级调整为动态轮询）并通过Tcl脚本自动化时序约束（覆盖CTS与CDC路径），将时序收敛时间从72小时压缩至18小时，验证覆盖率从62%提升至97%，满足3GPP R16时序合规要求
• 负责射频控制模块（RF Ctrl）协议一致性验证，聚焦3GPP R16 CSI-RS配置与UE反馈机制，使用ModelSim SE 10.7c开展仿真，针对低信噪比（SNR=-12dB）场景下HARQ重传逻辑覆盖不全问题，设计Python-based测试向量生成工具（集成QAM映射与信道编码算法），自动生成126种异常用例（含误码注入、RB分配冲突），最终协议一致性通过率从82%提升至98%，提前2周修复CSI-RS端口与天线阵列映射错误，避免流片后返工（节省成本约150万元）
• 推动验证流程自动化升级，针对手动回归测试效率低（每周12小时）、缺陷定位慢痛点，开发Perl脚本整合VCS编译与ModelSim仿真流程，嵌入覆盖率收集（Code+Functional Coverage）与趋势分析模块，将回归时间缩短至3小时/周，累计捕获47个设计缺陷（其中关键缺陷12个，如FIFO溢出导致指令丢失），流片前缺陷密度从0.8个/千门降至0.3个/千门
• 协同设计团队解决CDC风险，针对基带处理与RF Ctrl模块间异步FIFO，使用Synopsys CDC Compiler检测出3处亚稳态风险（写指针与时钟不同步），提出“双触发器同步+格雷码编码”方案并配合SVA断言，最终CDC违规数从5个降为0，通过公司《CDC设计评审规范V3.1》

负责LTE基站传输模块（S1接口）的FPGA验证，覆盖需求分析、测试用例设计及缺陷定位，支撑设计符合LTE-A Pro（3GPP R12）标准与传输延迟≤10ms的指标

• 参与LTE eNodeB S1接口传输链路验证，基于Quartus Prime 18.1搭建测试平台，独立编写230条SystemVerilog用例，覆盖MAC层数据封装（TM/UM/AM模式）、物理层CRC-32校验及SCTP协议栈交互，验证大文件（1GB）传输稳定性，支持流片后缺陷率<0.5个/千门
• 定位传输模块丢包问题：通过SignalTap II抓取内部信号，结合Wireshark解析UDP数据，发现校验和计算时序错误（写使能比数据晚2ns），修改RTL后丢包率从1.2%降至0.01%，满足“零丢包”要求
• 构建验证知识库：整理常用测试向量（含断链重连、数据分片）及Tcl故障注入脚本，团队复用率达80%，减少重复测试时间每周8小时，提升效率25%

协助FPGA原型板硬件测试与基础验证，参与用例执行、结果分析及问题跟踪，支撑原型机验证

• 协助Artix-7 200T原型板调试，用Tektronix DPO7000示波器检测100MHz时钟抖动（≤100ps）及DDR3 1600Mbps总线稳定性，调整DDR控制器CAS Latency从9改为11，解决时序不匹配问题，确保原型板正常运行
• 开发Tcl测试向量批量导入工具，替代手动输入CSV数据，测试效率提升30%，减少人为错误
• 整理12类原型板常见问题（如电源纹波导致逻辑错误、位流下载失败），编写《测试常见问题手册》，降低新人上手时间50%

5G基站前传50G eCPRI接口高速转发系统开发

• 项目背景：5G商用推进中，基站前传eCPRI接口需从25G升级至50G以支撑更高带宽，但公司现有FPGA转发系统因信号完整性差、多通道同步难等问题，出现误码率超标（1e-9）、功耗超标的缺陷，无法满足运营商对设备可靠性与能效的要求。我的核心职责是主导FPGA端的信号完整性优化及50G高速转发逻辑设计，确保系统达标。
• 关键难题：一是50G PAM4信号高频损耗导致眼图闭合（仅0.8UI），传统连续时间线性均衡（CTLE）无法有效补偿；二是4路并行通道的跨时钟域（CDC）同步引发数据错位，误码率攀升至1e-8；三是高速SerDes与逻辑单元功耗占比达65%，远超能效目标。我针对性选用自适应预加重+判决反馈均衡（DFE）组合、全局数字锁相环（DPLL）时钟网络、UltraScale+动态功耗管理等技术方案。
• 核心行动：搭建基于Vivado IBERT的闭环测试平台，通过MATLAB仿真优化均衡器参数（前馈7抽头+反馈11抽头），将眼图张开度提升至1.2UI；设计带CRC校验的自适应FIFO，解决多通道CDC问题，数据错位率从1e-6降至1e-10；分析XPE功耗报告，关闭闲置SerDes通道并对逻辑单元实施时钟gating，减少无效功耗。
• 项目成果：系统误码率降至8e-13（优于目标1e-12），功耗降低25%（从8W降至6W），支撑公司5G前传模块通过三大运营商实验室认证并量产。主导的转发链路设计被纳入公司5G FPGA架构标准库，个人获2023年度公司“技术创新奖”。

LTE基站基带处理FPGA加速模块设计

• 项目背景：公司LTE基站的基带处理（FFT、Turbo编码）依赖ARM CPU，存在处理延迟高（FFT 20us）、吞吐量低（800Mbps）的痛点，无法满足基站实时性要求。我的职责是负责FFT与Turbo编码模块的FPGA加速设计，将基带处理延迟降低50%、吞吐量提升至1Gbps以上。
• 关键难题：FFT定点化后误差导致解调误码率从1e-3升至5e-3，超出3GPP标准；Turbo码并行解码的资源占用率达85%，FPGA逻辑无法承载；ARM与FPGA的AXI接口同步延迟大，数据处理不及时。我采用流水线分布式FFT结构、多核并行Turbo解码、AXI4-Stream握手优化等方案破局。
• 核心行动：通过MATLAB仿真对比16位vs 14位定点位宽，确定16位方案将FFT误码率降至1e-4以下；将Turbo解码器拆分为4个并行核，采用流水线架构使吞吐量提升至1.2Gbps；重构AXI4-Stream接口逻辑，增加流量控制信号，同步延迟从5us降至1us。
• 项目成果：基带处理延迟降至9us（降低55%），吞吐量达1.2Gbps（提升50%），误码率满足3GPP R8标准。该模块集成到公司LTE基站产品中，降低CPU负载30%，支撑单站容量提升20%，成为公司LTE产品线核心加速方案。

• 大二观察到毕业生离校时大量教材被废弃，而新生购书支出占生活费12%，便发起校园书籍教材循环计划。为解决传统二手书交易效率低的问题，我们开发微信小程序实现扫码估价、预约取件功能，并说服快递中心以成本价承接物流。
• 通过建立翻新消毒标准打消卫生顾虑，项目年流通教材1.2万册，累计为同学节省书费38万元。这段经历让我从商业小白成长为能设计闭环模式的实践者，项目不仅获省级创业金奖，更被纳入学校官方服务体系延续至今。