负责5G NR小基站基带处理FPGA原型的全流程验证，主导验证方案设计、测试用例开发及问题闭环，协同前端设计团队保障功能正确性与时序收敛，支撑流片前风险收敛。

• 主导搭建基于UVM 1.2的5G NR物理层协议栈验证平台，集成SystemVerilog断言（SVA）实现协议一致性检查，针对PDSCH/PUSCH信道编码、波束赋形等核心模块设计多场景测试向量，覆盖3GPP TS 38.211/38.212规定的12类边界条件，验证覆盖率从初始82%提升至98.7%，提前2周定位到LDPC译码器跨周期数据依赖导致的误码问题，避免流片后返工。
• 优化仿真验证效率，引入Xcelium仿真加速引擎与原型验证平台联动机制，将单轮回归测试时间从48小时压缩至12小时；针对多协议栈（MAC+PHY）交互验证复杂度高的痛点，设计分层激励注入框架，支持MAC层PDU动态拼接与PHY层时序约束同步，发现并修复3处跨层握手信号死锁问题，缺陷关闭率提升40%。
• 建立基于JIRA的验证缺陷管理系统，定义严重级（Blocker/Critical）缺陷0延迟响应流程，推动设计团队完善17项寄存器传输级（RTL）代码规范；主导编写《5G FPGA原型验证报告》，沉淀23个典型验证场景与解决模板，被后续Wi-Fi 7项目复用，缩短新员工上手周期30%。
• 协同DFT团队完成FPGA原型可测性设计验证，针对片上总线（AXI4-Lite）配置接口设计覆盖率驱动测试用例，验证所有控制寄存器读写状态及中断响应时序，确保硬件调试通道功能完备，支持流片后芯片级验证快速启动。

承担物联网网关边缘计算FPGA模块的功能验证，负责验证环境搭建、测试用例执行及问题定位，保障MCU协处理器、高速接口（PCIe/SerDes）等模块设计符合规格，支撑产品量产前验证闭环。

• 核心开发PCIe Gen3 x4接口验证环境，基于Synopsys VIP搭建事务级模型（TLM），设计包含错误注入（CRC错误、LTSSM状态跳转异常）的自动化测试套件，验证链路训练（LTSSM）、数据传输（TLP包收发）及电源管理（L0s/L1）功能，累计发现5处TSO分片异常、2处DLLP握手超时问题，修复后接口误码率降至1e-12以下。
• 针对SerDes高速串行链路验证难点，采用Cadence Xcelium仿真结合IBIS-AMI眼图分析，设计覆盖不同信噪比（SNR=10dB~25dB）、抖动（RMS Jitter=0.5ps~2ps）的场景，验证CDR锁相环锁定时间（<1μs）与均衡器补偿效果，确保10Gbps速率下数据可靠传输，支撑客户验收通过。
• 优化验证回归流程，基于Python开发测试用例参数化工具，将单场景测试脚本复用率从30%提升至75%；主导编写《物联网FPGA模块验证指南》，规范时钟域交叉（CDC）检查、复位树验证等方法，团队验证效率提升25%，缺陷遗漏率从1.2%降至0.3%以下。
• 参与MCU协处理器指令集验证，设计基于RISC-V架构的测试向量生成器，覆盖算术逻辑单元（ALU）、内存管理单元（MMU）及中断响应功能，通过覆盖率分析定位到2处分支预测逻辑错误，修复后指令执行正确率达99.99%。

协助完成通信接口（SPI/I2C/UART）及低速控制逻辑的FPGA验证，参与验证环境搭建、测试用例编写及基础问题定位，保障模块功能正确性。

• 独立完成UART模块验证，基于ModelSim编写Testbench，设计包含波特率误差（±2%）、奇偶校验错误、帧溢出等异常场景的测试用例，验证接收/发送FIFO的乒乓操作与流量控制功能，发现并修复1处接收超时中断未触发问题，模块验证通过率100%。
• 协助搭建SPI Flash控制器验证环境，设计主从模式切换测试场景，验证不同速率（1MHz~50MHz）下的指令（READ/WRITE/SE）交互正确性，输出《SPI Flash验证报告》，记录12个典型问题及解决方法，被团队纳入验证知识库。
• 参与FPGA板级验证，使用SignalTap II抓取实际硬件信号，对比仿真与实测波形差异，定位到1处I2C上拉电阻匹配不良导致的通信不稳定问题，推动硬件团队调整阻容参数，最终板级验证通过率提升至95%。
• 学习UVM验证框架基础，协助搭建简单验证平台，编写事务级激励生成器，实现寄存器读写操作的自动化测试，为后续复杂项目积累验证经验。

5G NR小基站下行链路物理层处理FPGA实现与优化项目

• 项目背景为5G eMBB场景对小基站“低延迟、高吞吐量”的迫切需求——需实现符合3GPP R15标准的下行物理层处理，支撑单载波100MHz带宽下3.5Gbps吞吐量及≤10μs端到端处理延迟。我的核心职责是主导PDSCH解调、LDPC译码、MIMO检测三大核心模块的设计、优化及系统联调，对接DSP侧控制与数据交互。
• 关键难题有二：一是5G NR LDPC译码复杂度高，传统软判决分层算法在FPGA上的延迟超指标30%；二是64天线MIMO检测的并行计算资源消耗过大，芯片利用率达88%（接近资源上限）。解决方案是：对LDPC译码的分层置信传播架构进行剪枝优化，减少2轮无效迭代同时保持误码率性能；针对MIMO检测采用“分块并行+资源共享”策略，将8×8 MIMO拆分为4个2×2子块并行处理，降低资源占用。
• 核心行动包括：基于3GPP标准完成算法选型与参数配置，用Verilog实现优化后的LDPC译码器与MIMO检测器；通过ModelSim进行RTL级仿真，验证算法在AWGN、TU6信道下的性能；利用Xilinx Vivado对关键路径做流水线优化，将译码器组合逻辑延迟从12ns缩短至7ns；协同DSP工程师调整AXI-Stream接口协议，解决数据同步问题。
• 项目成果：LDPC译码延迟降低42%，吞吐量从2.8Gbps提升至3.8Gbps，完全满足单载波速率要求；MIMO检测资源利用率降至72%，芯片成本降低15%。项目2023年Q2量产，累计出货12万套，支撑客户拿下国内三大运营商5G小基站集采20%份额。我个人主导的核心模块获公司“年度技术创新奖”，并在内部分享算法优化经验。

LTE FDD基站接收通道FPGA信号处理模块开发项目

• 项目背景是4G LTE网络深度覆盖需求增加——现有基站接收灵敏度（-96dBm）无法满足室内弱覆盖场景，目标是通过FPGA实现OFDM解调、信道估计与均衡、AGC模块，将灵敏度提升至-100dBm以上，支持64QAM高阶调制。我的职责是负责OFDM解调与信道估计模块开发，对接射频前端ADC数据及基带DSP控制。
• 关键难题一是多径衰落下传统LMMSE信道估计算法噪声抑制弱，解调BER达1.2e-3（高于1e-3指标）；二是OFDM符号同步硬件实现复杂，易受时钟抖动影响。解决方法：将LMMSE的噪声方差估计从全局改为局部滑动窗口，减少噪声对信道估计的干扰；设计基于Gardner算法的符号同步器，用FPGA BUFGMUX资源实现时钟域交叉，提升同步精度。
• 核心行动包括：用Matlab搭建EPA、ETU信道模型，验证改进后LMMSE算法将BER降至5e-4；基于VHDL实现OFDM解调器与改进LMMSE模块，优化FFT旋转因子存储，减少ROM资源30%；通过ChipScope在线调试，调整同步器门限参数，将同步误差控制在±1采样点内；参与系统联调，解决AGC与信道估计的时序配合问题。
• 项目成果：接收灵敏度提升至-102dBm，64QAM下BER≤1e-3，满足弱覆盖需求。项目应用于150个基站，客户反馈掉话率下降25%、覆盖范围扩大1.5倍。我个人获部门“优秀员工”，后续负责模块版本迭代，新增256QAM支持。

• 大二观察到毕业生离校时大量教材被废弃，而新生购书支出占生活费12%，便发起校园书籍教材循环计划。为解决传统二手书交易效率低的问题，我们开发微信小程序实现扫码估价、预约取件功能，并说服快递中心以成本价承接物流。
• 通过建立翻新消毒标准打消卫生顾虑，项目年流通教材1.2万册，累计为同学节省书费38万元。这段经历让我从商业小白成长为能设计闭环模式的实践者，项目不仅获省级创业金奖，更被纳入学校官方服务体系延续至今。