负责5G基站AAU（有源天线单元）中CPRI/eCPRI高速接口FPGA模块的全周期验证，涵盖验证方案设计、测试向量生成、硬件协同调试及缺陷闭环，协同前端设计、系统软件团队确保设计符合3GPP协议规范与性能指标。

• 主导搭建基于UVM的CPRI/eCPRI接口验证平台，集成协议解析器、随机激励发生器及覆盖率收集器，覆盖82%的协议层功能点（含CRC校验、同步字检测、帧对齐），较传统定向测试效率提升2.5倍；通过SVA断言捕获3类时序违规场景（如接收端窗口超时、控制字错位），推动设计修复后协议一致性测试通过率从91%提升至99.6%。
• 针对硬件仿真阶段发现的eCPRI压缩算法吞吐量不足问题，联合设计团队分析流水线瓶颈，提出基于双缓冲FIFO的乒乓操作优化方案，配合Protium硬件仿真器验证，最终吞吐量从12Gbps提升至15.8Gbps，满足5G前传10Gbps+的速率要求。
• 建立验证缺陷分级机制（Critical/Major/Minor），主导完成12轮回归测试，累计发现并闭环76个RTL级缺陷，其中Critical级缺陷占比从初期15%降至后期3%，推动设计缺陷密度从0.75个/千行RTL降低至0.18个/千行。
• 协同系统团队完成与MATLAB算法模型的联合仿真，验证FPGA实现浮点转定点后的误差，针对FFT模块提出符号位扩展优化策略，将信噪比损失从-28dB降低至-35dB，满足基站侧信号解调灵敏度指标。

承担数据中心光模块传输FPGA（支持100G/400G速率）的验证工作，负责验证策略制定、跨时钟域（CDC）测试及与PHY/MAC层的协同验证，保障设计满足IEEE 802.3bs标准及客户定制化时序要求。

• 设计分层验证策略：底层聚焦PHY层CDR（时钟数据恢复）模块眼图测试，顶层验证MAC层流量调度算法，通过SystemVerilog随机激励生成器覆盖93%的边界条件（如突发长度极值、CRC错误注入），关键指标眼高/眼宽达标率从89%提升至97%。
• 定位并解决高速SerDes接口跨时钟域同步问题：发现接收端PCS层与PMA层存在亚稳态传播风险，通过添加双触发器级联+状态机监控机制，结合示波器实测眼图，将误码率从1e-5优化至1e-12，满足OC-768标准要求。
• 开发基于Xcelium仿真器的功耗分析脚本，提取验证过程中各模块动态功耗数据，反馈设计团队调整关键路径门控时钟策略，最终静态功耗降低12%，动态功耗降低8%，助力产品通过数据中心绿色节能认证。
• 主导完成与客户定制化MAC芯片的协同验证，编写适配层测试用例200+条，发现握手信号时序不匹配问题3项，通过调整FPGA侧FIFO深度与握手信号延迟，实现跨芯片数据零丢包传输，客户验收一次性通过。

参与工业控制领域FPGA模块（如运动控制卡、IO扩展卡）的基础验证，负责模块级功能测试、测试用例编写及仿真环境维护，支撑设计团队完成功能冻结与量产导入。

• 搭建模块级验证环境（基于ModelSim），完成IO扩展卡GPIO、PWM模块的功能测试，覆盖输入输出电平转换、中断响应时序等60%的基础功能点，输出测试报告15份，推动设计修复逻辑错误5处（如PWM占空比计算溢出）。
• 优化验证流程：梳理测试用例编写规范，引入模板化用例结构（输入激励-预期输出-验证点），减少团队重复劳动量约20%；建立常见问题库，汇总仿真阶段高频错误（如总线仲裁冲突、时序约束遗漏），新员工培训周期缩短3天。
• 协助解决I2C总线通信异常问题：通过逻辑分析仪抓取波形，定位从设备地址匹配失败及时钟偏移过大问题，推动设计调整主设备时钟分频比（从100kHz降至50kHz）并增加重试机制，最终通信成功率从92%提升至99.9%，满足工业现场稳定通信要求。

5G小基站物理层处理加速模块FPGA实现与优化

• 项目背景为运营商5G小基站商用交付需求，需解决物理层处理吞吐量不足（原方案仅支持8Gbps）、端到端延迟超标的核心问题，目标是实现10Gbps以上吞吐量、≤5μs端到端延迟以通过运营商认证。我的职责是主导物理层关键模块（Polar码译码、OFDM调制解调）的FPGA架构设计、RTL实现及性能优化。
• 项目难点包括：1）Polar码译码器原Pipeline架构关键路径过长，时钟频率仅150MHz，无法支撑高吞吐量；2）多通道OFDM符号同步依赖软件算法，导致延迟波动±1.2μs，不满足5G低延迟要求；3）Vivado综合时出现严重时序违例（违反建立时间约120ps）。
• 核心行动：1）针对Polar译码器，将译码流程拆分为「校验节点并行更新」「置信传播迭代压缩」「硬判决快速输出」三段式Pipeline，引入流水线寄存器和资源共享策略，降低关键路径延迟35%；2）设计基于训练序列的硬件同步引擎，用SystemVerilog实现互相关检测算法（运算量优化至12个时钟周期/符号），配合FIFO缓存实现多通道数据对齐；3）利用Vivado Timing Closure Advisor优化时钟网络，将全局时钟偏斜从80ps降至15ps，解决时序违例问题。
• 项目成果：Polar码译码器时钟频率提升至250MHz，物理层整体吞吐量达12Gbps，端到端延迟降至3.8μs，支撑产品通过中国移动5G小基站实验室认证并实现10万台量产。个人贡献占模块开发的70%，主导的「Polar码流水线优化方案」被纳入公司5G FPGA IP复用库。

LTE基站中频采样数据处理模块开发与稳定性优化

• 项目背景为公司LTE基站现网测试中出现中频数据丢包（峰值0.5%）、时钟同步误差大（±5ns）的问题，影响基带处理的误码率性能（从1e-6升至1e-4）。我的职责是负责中频采样数据（14bit、122.88Msps）的采集、同步、缓存模块的RTL设计、仿真验证及现场调优。
• 项目难点：1）ADC采样时钟（122.88MHz）与FPGA系统时钟（100MHz）的相位偏差导致同步信号抖动，无法准确捕获采样点；2）多通道（4路）数据缓存时FIFO资源占用率达85%，存在溢出风险；3）传统软件同步算法延迟高，无法满足实时处理要求。
• 核心行动：1）采用DDS（直接数字合成）技术生成高精度同步时钟（频率分辨率1Hz），调整FPGA内部PLL输出与ADC时钟同源，将相位偏差降至±100ps以内；2）设计双端口FIFO缓存架构，用Verilog实现动态阈值控制——当缓存数据量超过80%时，向前端发送「降采样率」控制信号，避免溢出；3）基于SystemVerilog断言（Assertion）验证同步信号的相位一致性，覆盖95%以上的异常场景。
• 项目成果：同步误差降至1ns以内，丢包率从0.5%降至0.01%以下，FIFO资源占用率下降至65%，支撑基站通过中国联通现网验收。个人主导模块的设计与验证，解决了长期困扰团队的稳定性问题，获部门「年度技术突破奖」提名，相关经验被整理为《LTE中频数据处理FPGA设计指南》供新人学习。

支教时发现乡村小学因缺乏实验器材，科学课多停留在课本讲解。返校后联合实验室开发出百元级科学实验背包，内含20个基础实验器材。为确保可持续运营，设计配套视频课程与城乡结对系统，并培训132名大学生担任远程助教。项目覆盖9省47所学校后，学生科学兴趣评分提升35%。这段经历教会我用产品思维解决社会问题，当看到孩子们用自制望远镜发现土星光环时，我理解了教育的真谛是点燃可能性。