负责5G基站射频前端控制芯片的FPGA原型验证全流程，覆盖需求拆解、验证环境搭建、协议一致性测试及流片前缺陷闭环，保障设计符合3GPP R16标准与性能指标

• 主导5G NR PDSCH链路FPGA原型验证环境搭建，基于Vivado 2022.2工具链整合SystemVerilog IP核与UVM验证框架，针对多IP（MAC/PHY控制模块）协同仿真时序收敛慢的问题，优化AXI-Lite总线仲裁逻辑（将固定优先级调整为动态轮询）并通过Tcl脚本自动化时序约束（覆盖CTS与CDC路径），将时序收敛时间从72小时压缩至18小时，验证覆盖率从62%提升至97%，满足3GPP R16时序合规要求
• 负责射频控制模块（RF Ctrl）协议一致性验证，聚焦3GPP R16 CSI-RS配置与UE反馈机制，使用ModelSim SE 10.7c开展仿真，针对低信噪比（SNR=-12dB）场景下HARQ重传逻辑覆盖不全问题，设计Python-based测试向量生成工具（集成QAM映射与信道编码算法），自动生成126种异常用例（含误码注入、RB分配冲突），最终协议一致性通过率从82%提升至98%，提前2周修复CSI-RS端口与天线阵列映射错误，避免流片后返工（节省成本约150万元）
• 推动验证流程自动化升级，针对手动回归测试效率低（每周12小时）、缺陷定位慢痛点，开发Perl脚本整合VCS编译与ModelSim仿真流程，嵌入覆盖率收集（Code+Functional Coverage）与趋势分析模块，将回归时间缩短至3小时/周，累计捕获47个设计缺陷（其中关键缺陷12个，如FIFO溢出导致指令丢失），流片前缺陷密度从0.8个/千门降至0.3个/千门
• 协同设计团队解决CDC风险，针对基带处理与RF Ctrl模块间异步FIFO，使用Synopsys CDC Compiler检测出3处亚稳态风险（写指针与时钟不同步），提出“双触发器同步+格雷码编码”方案并配合SVA断言，最终CDC违规数从5个降为0，通过公司《CDC设计评审规范V3.1》

负责LTE基站传输模块（S1接口）的FPGA验证，覆盖需求分析、测试用例设计及缺陷定位，支撑设计符合LTE-A Pro（3GPP R12）标准与传输延迟≤10ms的指标

• 参与LTE eNodeB S1接口传输链路验证，基于Quartus Prime 18.1搭建测试平台，独立编写230条SystemVerilog用例，覆盖MAC层数据封装（TM/UM/AM模式）、物理层CRC-32校验及SCTP协议栈交互，验证大文件（1GB）传输稳定性，支持流片后缺陷率<0.5个/千门
• 定位传输模块丢包问题：通过SignalTap II抓取内部信号，结合Wireshark解析UDP数据，发现校验和计算时序错误（写使能比数据晚2ns），修改RTL后丢包率从1.2%降至0.01%，满足“零丢包”要求
• 构建验证知识库：整理常用测试向量（含断链重连、数据分片）及Tcl故障注入脚本，团队复用率达80%，减少重复测试时间每周8小时，提升效率25%

协助FPGA原型板硬件测试与基础验证，参与用例执行、结果分析及问题跟踪，支撑原型机验证

• 协助Artix-7 200T原型板调试，用Tektronix DPO7000示波器检测100MHz时钟抖动（≤100ps）及DDR3 1600Mbps总线稳定性，调整DDR控制器CAS Latency从9改为11，解决时序不匹配问题，确保原型板正常运行
• 开发Tcl测试向量批量导入工具，替代手动输入CSV数据，测试效率提升30%，减少人为错误
• 整理12类原型板常见问题（如电源纹波导致逻辑错误、位流下载失败），编写《测试常见问题手册》，降低新人上手时间50%

5G NR小基站下行链路物理层处理FPGA实现与优化项目

• 项目背景为5G eMBB场景对小基站“低延迟、高吞吐量”的迫切需求——需实现符合3GPP R15标准的下行物理层处理，支撑单载波100MHz带宽下3.5Gbps吞吐量及≤10μs端到端处理延迟。我的核心职责是主导PDSCH解调、LDPC译码、MIMO检测三大核心模块的设计、优化及系统联调，对接DSP侧控制与数据交互。
• 关键难题有二：一是5G NR LDPC译码复杂度高，传统软判决分层算法在FPGA上的延迟超指标30%；二是64天线MIMO检测的并行计算资源消耗过大，芯片利用率达88%（接近资源上限）。解决方案是：对LDPC译码的分层置信传播架构进行剪枝优化，减少2轮无效迭代同时保持误码率性能；针对MIMO检测采用“分块并行+资源共享”策略，将8×8 MIMO拆分为4个2×2子块并行处理，降低资源占用。
• 核心行动包括：基于3GPP标准完成算法选型与参数配置，用Verilog实现优化后的LDPC译码器与MIMO检测器；通过ModelSim进行RTL级仿真，验证算法在AWGN、TU6信道下的性能；利用Xilinx Vivado对关键路径做流水线优化，将译码器组合逻辑延迟从12ns缩短至7ns；协同DSP工程师调整AXI-Stream接口协议，解决数据同步问题。
• 项目成果：LDPC译码延迟降低42%，吞吐量从2.8Gbps提升至3.8Gbps，完全满足单载波速率要求；MIMO检测资源利用率降至72%，芯片成本降低15%。项目2023年Q2量产，累计出货12万套，支撑客户拿下国内三大运营商5G小基站集采20%份额。我个人主导的核心模块获公司“年度技术创新奖”，并在内部分享算法优化经验。

LTE FDD基站接收通道FPGA信号处理模块开发项目

• 项目背景是4G LTE网络深度覆盖需求增加——现有基站接收灵敏度（-96dBm）无法满足室内弱覆盖场景，目标是通过FPGA实现OFDM解调、信道估计与均衡、AGC模块，将灵敏度提升至-100dBm以上，支持64QAM高阶调制。我的职责是负责OFDM解调与信道估计模块开发，对接射频前端ADC数据及基带DSP控制。
• 关键难题一是多径衰落下传统LMMSE信道估计算法噪声抑制弱，解调BER达1.2e-3（高于1e-3指标）；二是OFDM符号同步硬件实现复杂，易受时钟抖动影响。解决方法：将LMMSE的噪声方差估计从全局改为局部滑动窗口，减少噪声对信道估计的干扰；设计基于Gardner算法的符号同步器，用FPGA BUFGMUX资源实现时钟域交叉，提升同步精度。
• 核心行动包括：用Matlab搭建EPA、ETU信道模型，验证改进后LMMSE算法将BER降至5e-4；基于VHDL实现OFDM解调器与改进LMMSE模块，优化FFT旋转因子存储，减少ROM资源30%；通过ChipScope在线调试，调整同步器门限参数，将同步误差控制在±1采样点内；参与系统联调，解决AGC与信道估计的时序配合问题。
• 项目成果：接收灵敏度提升至-102dBm，64QAM下BER≤1e-3，满足弱覆盖需求。项目应用于150个基站，客户反馈掉话率下降25%、覆盖范围扩大1.5倍。我个人获部门“优秀员工”，后续负责模块版本迭代，新增256QAM支持。

• 因痛心于年轻人对历史的疏离，我在B站创立「古人脱口秀」栏目，用职场梗解构历史事件（如《雍正皇帝的KPI保卫战》）。通过设计「颠覆认知-史料佐证-现代共鸣」三幕剧本模板，单期视频最高收获1.7万条弹幕互动。
• 两年间栏目播放量突破180万，作品被多地中学选为教学素材。这段经历磨砺出将学术内容转化为大众语言的能力，也让我理解到真实用户反馈才是创作者的指南针。