负责5G基站射频前端控制芯片的FPGA原型验证全流程，覆盖需求拆解、验证环境搭建、协议一致性测试及流片前缺陷闭环，保障设计符合3GPP R16标准与性能指标

• 主导5G NR PDSCH链路FPGA原型验证环境搭建，基于Vivado 2022.2工具链整合SystemVerilog IP核与UVM验证框架，针对多IP（MAC/PHY控制模块）协同仿真时序收敛慢的问题，优化AXI-Lite总线仲裁逻辑（将固定优先级调整为动态轮询）并通过Tcl脚本自动化时序约束（覆盖CTS与CDC路径），将时序收敛时间从72小时压缩至18小时，验证覆盖率从62%提升至97%，满足3GPP R16时序合规要求
• 负责射频控制模块（RF Ctrl）协议一致性验证，聚焦3GPP R16 CSI-RS配置与UE反馈机制，使用ModelSim SE 10.7c开展仿真，针对低信噪比（SNR=-12dB）场景下HARQ重传逻辑覆盖不全问题，设计Python-based测试向量生成工具（集成QAM映射与信道编码算法），自动生成126种异常用例（含误码注入、RB分配冲突），最终协议一致性通过率从82%提升至98%，提前2周修复CSI-RS端口与天线阵列映射错误，避免流片后返工（节省成本约150万元）
• 推动验证流程自动化升级，针对手动回归测试效率低（每周12小时）、缺陷定位慢痛点，开发Perl脚本整合VCS编译与ModelSim仿真流程，嵌入覆盖率收集（Code+Functional Coverage）与趋势分析模块，将回归时间缩短至3小时/周，累计捕获47个设计缺陷（其中关键缺陷12个，如FIFO溢出导致指令丢失），流片前缺陷密度从0.8个/千门降至0.3个/千门
• 协同设计团队解决CDC风险，针对基带处理与RF Ctrl模块间异步FIFO，使用Synopsys CDC Compiler检测出3处亚稳态风险（写指针与时钟不同步），提出“双触发器同步+格雷码编码”方案并配合SVA断言，最终CDC违规数从5个降为0，通过公司《CDC设计评审规范V3.1》

负责LTE基站传输模块（S1接口）的FPGA验证，覆盖需求分析、测试用例设计及缺陷定位，支撑设计符合LTE-A Pro（3GPP R12）标准与传输延迟≤10ms的指标

• 参与LTE eNodeB S1接口传输链路验证，基于Quartus Prime 18.1搭建测试平台，独立编写230条SystemVerilog用例，覆盖MAC层数据封装（TM/UM/AM模式）、物理层CRC-32校验及SCTP协议栈交互，验证大文件（1GB）传输稳定性，支持流片后缺陷率<0.5个/千门
• 定位传输模块丢包问题：通过SignalTap II抓取内部信号，结合Wireshark解析UDP数据，发现校验和计算时序错误（写使能比数据晚2ns），修改RTL后丢包率从1.2%降至0.01%，满足“零丢包”要求
• 构建验证知识库：整理常用测试向量（含断链重连、数据分片）及Tcl故障注入脚本，团队复用率达80%，减少重复测试时间每周8小时，提升效率25%

协助FPGA原型板硬件测试与基础验证，参与用例执行、结果分析及问题跟踪，支撑原型机验证

• 协助Artix-7 200T原型板调试，用Tektronix DPO7000示波器检测100MHz时钟抖动（≤100ps）及DDR3 1600Mbps总线稳定性，调整DDR控制器CAS Latency从9改为11，解决时序不匹配问题，确保原型板正常运行
• 开发Tcl测试向量批量导入工具，替代手动输入CSV数据，测试效率提升30%，减少人为错误
• 整理12类原型板常见问题（如电源纹波导致逻辑错误、位流下载失败），编写《测试常见问题手册》，降低新人上手时间50%

5G小基站物理层处理加速模块FPGA实现与优化

• 项目背景为运营商5G小基站商用交付需求，需解决物理层处理吞吐量不足（原方案仅支持8Gbps）、端到端延迟超标的核心问题，目标是实现10Gbps以上吞吐量、≤5μs端到端延迟以通过运营商认证。我的职责是主导物理层关键模块（Polar码译码、OFDM调制解调）的FPGA架构设计、RTL实现及性能优化。
• 项目难点包括：1）Polar码译码器原Pipeline架构关键路径过长，时钟频率仅150MHz，无法支撑高吞吐量；2）多通道OFDM符号同步依赖软件算法，导致延迟波动±1.2μs，不满足5G低延迟要求；3）Vivado综合时出现严重时序违例（违反建立时间约120ps）。
• 核心行动：1）针对Polar译码器，将译码流程拆分为「校验节点并行更新」「置信传播迭代压缩」「硬判决快速输出」三段式Pipeline，引入流水线寄存器和资源共享策略，降低关键路径延迟35%；2）设计基于训练序列的硬件同步引擎，用SystemVerilog实现互相关检测算法（运算量优化至12个时钟周期/符号），配合FIFO缓存实现多通道数据对齐；3）利用Vivado Timing Closure Advisor优化时钟网络，将全局时钟偏斜从80ps降至15ps，解决时序违例问题。
• 项目成果：Polar码译码器时钟频率提升至250MHz，物理层整体吞吐量达12Gbps，端到端延迟降至3.8μs，支撑产品通过中国移动5G小基站实验室认证并实现10万台量产。个人贡献占模块开发的70%，主导的「Polar码流水线优化方案」被纳入公司5G FPGA IP复用库。

LTE基站中频采样数据处理模块开发与稳定性优化

• 项目背景为公司LTE基站现网测试中出现中频数据丢包（峰值0.5%）、时钟同步误差大（±5ns）的问题，影响基带处理的误码率性能（从1e-6升至1e-4）。我的职责是负责中频采样数据（14bit、122.88Msps）的采集、同步、缓存模块的RTL设计、仿真验证及现场调优。
• 项目难点：1）ADC采样时钟（122.88MHz）与FPGA系统时钟（100MHz）的相位偏差导致同步信号抖动，无法准确捕获采样点；2）多通道（4路）数据缓存时FIFO资源占用率达85%，存在溢出风险；3）传统软件同步算法延迟高，无法满足实时处理要求。
• 核心行动：1）采用DDS（直接数字合成）技术生成高精度同步时钟（频率分辨率1Hz），调整FPGA内部PLL输出与ADC时钟同源，将相位偏差降至±100ps以内；2）设计双端口FIFO缓存架构，用Verilog实现动态阈值控制——当缓存数据量超过80%时，向前端发送「降采样率」控制信号，避免溢出；3）基于SystemVerilog断言（Assertion）验证同步信号的相位一致性，覆盖95%以上的异常场景。
• 项目成果：同步误差降至1ns以内，丢包率从0.5%降至0.01%以下，FIFO资源占用率下降至65%，支撑基站通过中国联通现网验收。个人主导模块的设计与验证，解决了长期困扰团队的稳定性问题，获部门「年度技术突破奖」提名，相关经验被整理为《LTE中频数据处理FPGA设计指南》供新人学习。

• 大二观察到毕业生离校时大量教材被废弃，而新生购书支出占生活费12%，便发起校园书籍教材循环计划。为解决传统二手书交易效率低的问题，我们开发微信小程序实现扫码估价、预约取件功能，并说服快递中心以成本价承接物流。
• 通过建立翻新消毒标准打消卫生顾虑，项目年流通教材1.2万册，累计为同学节省书费38万元。这段经历让我从商业小白成长为能设计闭环模式的实践者，项目不仅获省级创业金奖，更被纳入学校官方服务体系延续至今。