主导5G通信及AIoT领域芯片的FPGA原型验证全流程，负责方案设计、验证环境搭建、RTL功能验证及流片前问题闭环，支撑芯片设计快速迭代

• 主导某款5G基站射频前端控制芯片的FPGA原型验证方案设计，针对100MHz/200MHz/500MHz多时钟域同步难题，引入异步FIFO加格雷码编码机制，结合Questa Formal进行亚稳态形式验证，确认12个风险点并优化，将验证周期从12周缩短至8.4周（缩短30%），保障芯片逻辑功能在原型系统中完整验证
• 搭建基于Xilinx Vivado的SystemVerilog验证环境，整合UVM框架与SVA（SystemVerilog Assertions），覆盖芯片射频控制逻辑的85%功能点；针对激励生成效率低的问题，设计场景化约束随机化模板，自动生成1200+组有效测试用例，验证效率提升40%，提前2周发现3处跨模块信号竞争导致的毛刺问题
• 负责流片前的回归验证，用SignalTap II实时抓取FPGA原型信号，结合代码覆盖率分析定位5处隐藏的时序违规（setup/hold time violation），推动RTL修改，避免流片后因时序问题返工，节省研发成本约200万元
• 协同设计团队优化XCVU9P FPGA原型系统的资源占用，通过组合逻辑转时序逻辑、寄存器复用等方法，将原75%的逻辑资源占用降至58%，释放的资源用于扩展多场景测试功能，支撑后续基站动态功率控制测试

负责消费级AIoT SoC的FPGA验证，支撑语音识别、图像处理芯片的功能验证与问题定位，推动验证流程标准化

• 核心参与某款AIoT语音识别SoC的FPGA原型验证，负责音频DSP模块验证；用ModelSim进行RTL级仿真，结合SVA断言捕获2处音频帧同步时序违规，修复后模块功能覆盖率从81%提升至92%，确保语音识别准确率≥95%的设计指标
• 优化验证环境回归流程，用Python编写自动化脚本集成测试用例生成、编译、运行及结果分析，将每日回归用例从50组提升至200+组，回归时间从8小时缩短至2小时，团队验证效率提升75%
• 解决音频处理模块资源占用过高问题：将原60%的组合逻辑转换为时序逻辑并优化寄存器分配，FPGA资源占用从75%降至58%；调整PLL配置解决300MHz高频时钟下的信号抖动问题，原型系统稳定性提升至99.5%
• 参与编写《AIoT SoC FPGA验证指南》，涵盖验证环境搭建、测试用例设计、问题定位方法，新员工上手时间从4周缩短至2周，提升团队协作效率

协助工业控制芯片的FPGA验证，参与验证平台搭建、基础功能测试及文档编写，掌握FPGA验证核心流程

• 协助搭建工业PLC控制芯片的FPGA验证平台，负责GPIO、UART模块验证；用Quartus Prime综合时解决IO信号延迟不一致问题（原延迟差15ns），调整PCB端接电阻后信号完整性达标，符合IEC 61131-2工业标准
• 编写基础功能测试向量，覆盖GPIO输入输出、UART收发及波特率自适应，用示波器验证波形正确性，确保模块无功能缺陷，为后续复杂逻辑验证奠定基础
• 参与验证问题跟踪与文档整理，记录120+条测试问题及修复方案，协助编写《FPGA验证报告》，减少后续问题追溯时间30%
• 学习SignalTap II、ModelSim工具，独立完成GPIO模块验证并输出《基础模块验证总结》，分享给团队促进知识传递

5G小基站物理层处理加速模块FPGA实现与优化

• 项目背景为运营商5G小基站商用交付需求，需解决物理层处理吞吐量不足（原方案仅支持8Gbps）、端到端延迟超标的核心问题，目标是实现10Gbps以上吞吐量、≤5μs端到端延迟以通过运营商认证。我的职责是主导物理层关键模块（Polar码译码、OFDM调制解调）的FPGA架构设计、RTL实现及性能优化。
• 项目难点包括：1）Polar码译码器原Pipeline架构关键路径过长，时钟频率仅150MHz，无法支撑高吞吐量；2）多通道OFDM符号同步依赖软件算法，导致延迟波动±1.2μs，不满足5G低延迟要求；3）Vivado综合时出现严重时序违例（违反建立时间约120ps）。
• 核心行动：1）针对Polar译码器，将译码流程拆分为「校验节点并行更新」「置信传播迭代压缩」「硬判决快速输出」三段式Pipeline，引入流水线寄存器和资源共享策略，降低关键路径延迟35%；2）设计基于训练序列的硬件同步引擎，用SystemVerilog实现互相关检测算法（运算量优化至12个时钟周期/符号），配合FIFO缓存实现多通道数据对齐；3）利用Vivado Timing Closure Advisor优化时钟网络，将全局时钟偏斜从80ps降至15ps，解决时序违例问题。
• 项目成果：Polar码译码器时钟频率提升至250MHz，物理层整体吞吐量达12Gbps，端到端延迟降至3.8μs，支撑产品通过中国移动5G小基站实验室认证并实现10万台量产。个人贡献占模块开发的70%，主导的「Polar码流水线优化方案」被纳入公司5G FPGA IP复用库。

LTE基站中频采样数据处理模块开发与稳定性优化

• 项目背景为公司LTE基站现网测试中出现中频数据丢包（峰值0.5%）、时钟同步误差大（±5ns）的问题，影响基带处理的误码率性能（从1e-6升至1e-4）。我的职责是负责中频采样数据（14bit、122.88Msps）的采集、同步、缓存模块的RTL设计、仿真验证及现场调优。
• 项目难点：1）ADC采样时钟（122.88MHz）与FPGA系统时钟（100MHz）的相位偏差导致同步信号抖动，无法准确捕获采样点；2）多通道（4路）数据缓存时FIFO资源占用率达85%，存在溢出风险；3）传统软件同步算法延迟高，无法满足实时处理要求。
• 核心行动：1）采用DDS（直接数字合成）技术生成高精度同步时钟（频率分辨率1Hz），调整FPGA内部PLL输出与ADC时钟同源，将相位偏差降至±100ps以内；2）设计双端口FIFO缓存架构，用Verilog实现动态阈值控制——当缓存数据量超过80%时，向前端发送「降采样率」控制信号，避免溢出；3）基于SystemVerilog断言（Assertion）验证同步信号的相位一致性，覆盖95%以上的异常场景。
• 项目成果：同步误差降至1ns以内，丢包率从0.5%降至0.01%以下，FIFO资源占用率下降至65%，支撑基站通过中国联通现网验收。个人主导模块的设计与验证，解决了长期困扰团队的稳定性问题，获部门「年度技术突破奖」提名，相关经验被整理为《LTE中频数据处理FPGA设计指南》供新人学习。

• 因痛心于年轻人对历史的疏离，我在B站创立「古人脱口秀」栏目，用职场梗解构历史事件（如《雍正皇帝的KPI保卫战》）。通过设计「颠覆认知-史料佐证-现代共鸣」三幕剧本模板，单期视频最高收获1.7万条弹幕互动。
• 两年间栏目播放量突破180万，作品被多地中学选为教学素材。这段经历磨砺出将学术内容转化为大众语言的能力，也让我理解到真实用户反馈才是创作者的指南针。