主导5G通信及AIoT领域芯片的FPGA原型验证全流程，负责方案设计、验证环境搭建、RTL功能验证及流片前问题闭环，支撑芯片设计快速迭代

• 主导某款5G基站射频前端控制芯片的FPGA原型验证方案设计，针对100MHz/200MHz/500MHz多时钟域同步难题，引入异步FIFO加格雷码编码机制，结合Questa Formal进行亚稳态形式验证，确认12个风险点并优化，将验证周期从12周缩短至8.4周（缩短30%），保障芯片逻辑功能在原型系统中完整验证
• 搭建基于Xilinx Vivado的SystemVerilog验证环境，整合UVM框架与SVA（SystemVerilog Assertions），覆盖芯片射频控制逻辑的85%功能点；针对激励生成效率低的问题，设计场景化约束随机化模板，自动生成1200+组有效测试用例，验证效率提升40%，提前2周发现3处跨模块信号竞争导致的毛刺问题
• 负责流片前的回归验证，用SignalTap II实时抓取FPGA原型信号，结合代码覆盖率分析定位5处隐藏的时序违规（setup/hold time violation），推动RTL修改，避免流片后因时序问题返工，节省研发成本约200万元
• 协同设计团队优化XCVU9P FPGA原型系统的资源占用，通过组合逻辑转时序逻辑、寄存器复用等方法，将原75%的逻辑资源占用降至58%，释放的资源用于扩展多场景测试功能，支撑后续基站动态功率控制测试

负责消费级AIoT SoC的FPGA验证，支撑语音识别、图像处理芯片的功能验证与问题定位，推动验证流程标准化

• 核心参与某款AIoT语音识别SoC的FPGA原型验证，负责音频DSP模块验证；用ModelSim进行RTL级仿真，结合SVA断言捕获2处音频帧同步时序违规，修复后模块功能覆盖率从81%提升至92%，确保语音识别准确率≥95%的设计指标
• 优化验证环境回归流程，用Python编写自动化脚本集成测试用例生成、编译、运行及结果分析，将每日回归用例从50组提升至200+组，回归时间从8小时缩短至2小时，团队验证效率提升75%
• 解决音频处理模块资源占用过高问题：将原60%的组合逻辑转换为时序逻辑并优化寄存器分配，FPGA资源占用从75%降至58%；调整PLL配置解决300MHz高频时钟下的信号抖动问题，原型系统稳定性提升至99.5%
• 参与编写《AIoT SoC FPGA验证指南》，涵盖验证环境搭建、测试用例设计、问题定位方法，新员工上手时间从4周缩短至2周，提升团队协作效率

协助工业控制芯片的FPGA验证，参与验证平台搭建、基础功能测试及文档编写，掌握FPGA验证核心流程

• 协助搭建工业PLC控制芯片的FPGA验证平台，负责GPIO、UART模块验证；用Quartus Prime综合时解决IO信号延迟不一致问题（原延迟差15ns），调整PCB端接电阻后信号完整性达标，符合IEC 61131-2工业标准
• 编写基础功能测试向量，覆盖GPIO输入输出、UART收发及波特率自适应，用示波器验证波形正确性，确保模块无功能缺陷，为后续复杂逻辑验证奠定基础
• 参与验证问题跟踪与文档整理，记录120+条测试问题及修复方案，协助编写《FPGA验证报告》，减少后续问题追溯时间30%
• 学习SignalTap II、ModelSim工具，独立完成GPIO模块验证并输出《基础模块验证总结》，分享给团队促进知识传递

5G基站前传eCPRI接口25Gbps高速信号处理FPGA平台研发

• 项目背景：5G基站前传网络需支持eCPRI接口25Gbps速率，公司现有FPGA平台存在链路初始化失败率高（~5%）、功耗超规格15%的问题，无法满足运营商大规模部署需求。我的核心职责是主导FPGA端高速信号处理模块的架构设计、算法优化及硬件实现，目标是解决速率升级后的可靠性与能效问题。
• 关键难题：①25Gbps速率下CDR（时钟数据恢复）模块锁定时间长达12ms，导致链路初始化失败率高；②SerDes均衡算法适配不同厂商光模块时兼容性差，眼图张开度不足（仅0.5UI），误码率无法稳定在1e-12以下；③高速信号处理链路功耗占比达35%，超出平台能效目标。
• 核心行动：1. 针对CDR锁定慢问题，基于IEEE 802.3bs标准重新设计三阶线性相位环路滤波器，引入自适应增益控制（AGC）机制，将锁相环的捕获范围从±500ppm扩展至±1500ppm，同时优化环路带宽的动态调整策略；2. 针对SerDes均衡，设计基于多项式插值的自适应预加重算法，通过FPGA内部128个DSP Slice实现实时系数更新，适配不同光模块的传输损耗特性；3. 功耗优化上，采用门控时钟与电源域隔离技术，将高速信号处理链路的冗余模块功耗降低40%。
• 项目成果：CDR锁定时间缩短至2.8ms以内，链路初始化失败率降至0.08%；SerDes均衡后眼图张开度提升至0.85UI，误码率稳定在1e-12以下；平台整体功耗较之前下降22%，支撑公司5G前传基站产品年出货量达5万台。我主导的CDR与SerDes模块被纳入公司5G FPGA核心IP库，后续应用于3个省份的运营商试点项目。

工业以太网交换机10Gbps线速转发引擎FPGA实现

• 项目背景：工业以太网交换机需支持10Gbps端口低延迟转发（<1μs），但现有ASIC方案成本高、功能固化，无法满足工业场景的灵活配置需求。公司决定用FPGA实现转发引擎，我的职责是负责数据包解析、队列管理及流量调度模块的开发，目标是实现线速转发与工业级低延迟。
• 关键难题：①传统分组解析算法采用串行处理，10Gbps线速下延迟高达8μs，远超工业场景要求；②多优先级队列（8个优先级）调度采用静态加权轮询（WRR），易出现高优先级流量阻塞，调度公平性不足；③FPGA内部BRAM资源紧张，无法支撑大缓存需求。
• 核心行动：1. 流水线架构设计：将MAC地址解析、VLAN标签剥离、CRC校验分为三级流水线，每级用BRAM实现帧缓存，将单包处理延迟从8μs降至0.7μs；2. 调度算法优化：改进WRR算法，引入动态权重调整机制——基于队列的实时拥塞度（队列深度占总缓存的比例）实时调整权重，高优先级队列权重随拥塞度增加而提升，保证低延迟与高吞吐量的平衡；3. 资源优化：采用分布式BRAM架构，将大缓存拆分为多个小缓存分布在不同BRAM块，利用率提升30%。
• 项目成果：转发延迟稳定在0.7μs以内，支持10Gbps线速转发（吞吐量9.8Gbps）；调度公平性提升，高优先级流量的延迟抖动从1.2μs降至0.3μs。项目应用于公司工业以太网交换机产品，占据国内工业市场15%份额，我设计的流水线架构成为公司后续FPGA转发引擎的标准方案，获公司年度技术创新奖。

支教时发现乡村小学因缺乏实验器材，科学课多停留在课本讲解。返校后联合实验室开发出百元级科学实验背包，内含20个基础实验器材。为确保可持续运营，设计配套视频课程与城乡结对系统，并培训132名大学生担任远程助教。项目覆盖9省47所学校后，学生科学兴趣评分提升35%。这段经历教会我用产品思维解决社会问题，当看到孩子们用自制望远镜发现土星光环时，我理解了教育的真谛是点燃可能性。