负责5G基站射频前端控制芯片的FPGA原型验证全流程，覆盖需求拆解、验证环境搭建、协议一致性测试及流片前缺陷闭环，保障设计符合3GPP R16标准与性能指标

• 主导5G NR PDSCH链路FPGA原型验证环境搭建，基于Vivado 2022.2工具链整合SystemVerilog IP核与UVM验证框架，针对多IP（MAC/PHY控制模块）协同仿真时序收敛慢的问题，优化AXI-Lite总线仲裁逻辑（将固定优先级调整为动态轮询）并通过Tcl脚本自动化时序约束（覆盖CTS与CDC路径），将时序收敛时间从72小时压缩至18小时，验证覆盖率从62%提升至97%，满足3GPP R16时序合规要求
• 负责射频控制模块（RF Ctrl）协议一致性验证，聚焦3GPP R16 CSI-RS配置与UE反馈机制，使用ModelSim SE 10.7c开展仿真，针对低信噪比（SNR=-12dB）场景下HARQ重传逻辑覆盖不全问题，设计Python-based测试向量生成工具（集成QAM映射与信道编码算法），自动生成126种异常用例（含误码注入、RB分配冲突），最终协议一致性通过率从82%提升至98%，提前2周修复CSI-RS端口与天线阵列映射错误，避免流片后返工（节省成本约150万元）
• 推动验证流程自动化升级，针对手动回归测试效率低（每周12小时）、缺陷定位慢痛点，开发Perl脚本整合VCS编译与ModelSim仿真流程，嵌入覆盖率收集（Code+Functional Coverage）与趋势分析模块，将回归时间缩短至3小时/周，累计捕获47个设计缺陷（其中关键缺陷12个，如FIFO溢出导致指令丢失），流片前缺陷密度从0.8个/千门降至0.3个/千门
• 协同设计团队解决CDC风险，针对基带处理与RF Ctrl模块间异步FIFO，使用Synopsys CDC Compiler检测出3处亚稳态风险（写指针与时钟不同步），提出“双触发器同步+格雷码编码”方案并配合SVA断言，最终CDC违规数从5个降为0，通过公司《CDC设计评审规范V3.1》

负责LTE基站传输模块（S1接口）的FPGA验证，覆盖需求分析、测试用例设计及缺陷定位，支撑设计符合LTE-A Pro（3GPP R12）标准与传输延迟≤10ms的指标

• 参与LTE eNodeB S1接口传输链路验证，基于Quartus Prime 18.1搭建测试平台，独立编写230条SystemVerilog用例，覆盖MAC层数据封装（TM/UM/AM模式）、物理层CRC-32校验及SCTP协议栈交互，验证大文件（1GB）传输稳定性，支持流片后缺陷率<0.5个/千门
• 定位传输模块丢包问题：通过SignalTap II抓取内部信号，结合Wireshark解析UDP数据，发现校验和计算时序错误（写使能比数据晚2ns），修改RTL后丢包率从1.2%降至0.01%，满足“零丢包”要求
• 构建验证知识库：整理常用测试向量（含断链重连、数据分片）及Tcl故障注入脚本，团队复用率达80%，减少重复测试时间每周8小时，提升效率25%

协助FPGA原型板硬件测试与基础验证，参与用例执行、结果分析及问题跟踪，支撑原型机验证

• 协助Artix-7 200T原型板调试，用Tektronix DPO7000示波器检测100MHz时钟抖动（≤100ps）及DDR3 1600Mbps总线稳定性，调整DDR控制器CAS Latency从9改为11，解决时序不匹配问题，确保原型板正常运行
• 开发Tcl测试向量批量导入工具，替代手动输入CSV数据，测试效率提升30%，减少人为错误
• 整理12类原型板常见问题（如电源纹波导致逻辑错误、位流下载失败），编写《测试常见问题手册》，降低新人上手时间50%

5G基站前传eCPRI接口25Gbps高速信号处理FPGA平台研发

• 项目背景：5G基站前传网络需支持eCPRI接口25Gbps速率，公司现有FPGA平台存在链路初始化失败率高（~5%）、功耗超规格15%的问题，无法满足运营商大规模部署需求。我的核心职责是主导FPGA端高速信号处理模块的架构设计、算法优化及硬件实现，目标是解决速率升级后的可靠性与能效问题。
• 关键难题：①25Gbps速率下CDR（时钟数据恢复）模块锁定时间长达12ms，导致链路初始化失败率高；②SerDes均衡算法适配不同厂商光模块时兼容性差，眼图张开度不足（仅0.5UI），误码率无法稳定在1e-12以下；③高速信号处理链路功耗占比达35%，超出平台能效目标。
• 核心行动：1. 针对CDR锁定慢问题，基于IEEE 802.3bs标准重新设计三阶线性相位环路滤波器，引入自适应增益控制（AGC）机制，将锁相环的捕获范围从±500ppm扩展至±1500ppm，同时优化环路带宽的动态调整策略；2. 针对SerDes均衡，设计基于多项式插值的自适应预加重算法，通过FPGA内部128个DSP Slice实现实时系数更新，适配不同光模块的传输损耗特性；3. 功耗优化上，采用门控时钟与电源域隔离技术，将高速信号处理链路的冗余模块功耗降低40%。
• 项目成果：CDR锁定时间缩短至2.8ms以内，链路初始化失败率降至0.08%；SerDes均衡后眼图张开度提升至0.85UI，误码率稳定在1e-12以下；平台整体功耗较之前下降22%，支撑公司5G前传基站产品年出货量达5万台。我主导的CDR与SerDes模块被纳入公司5G FPGA核心IP库，后续应用于3个省份的运营商试点项目。

工业以太网交换机10Gbps线速转发引擎FPGA实现

• 项目背景：工业以太网交换机需支持10Gbps端口低延迟转发（<1μs），但现有ASIC方案成本高、功能固化，无法满足工业场景的灵活配置需求。公司决定用FPGA实现转发引擎，我的职责是负责数据包解析、队列管理及流量调度模块的开发，目标是实现线速转发与工业级低延迟。
• 关键难题：①传统分组解析算法采用串行处理，10Gbps线速下延迟高达8μs，远超工业场景要求；②多优先级队列（8个优先级）调度采用静态加权轮询（WRR），易出现高优先级流量阻塞，调度公平性不足；③FPGA内部BRAM资源紧张，无法支撑大缓存需求。
• 核心行动：1. 流水线架构设计：将MAC地址解析、VLAN标签剥离、CRC校验分为三级流水线，每级用BRAM实现帧缓存，将单包处理延迟从8μs降至0.7μs；2. 调度算法优化：改进WRR算法，引入动态权重调整机制——基于队列的实时拥塞度（队列深度占总缓存的比例）实时调整权重，高优先级队列权重随拥塞度增加而提升，保证低延迟与高吞吐量的平衡；3. 资源优化：采用分布式BRAM架构，将大缓存拆分为多个小缓存分布在不同BRAM块，利用率提升30%。
• 项目成果：转发延迟稳定在0.7μs以内，支持10Gbps线速转发（吞吐量9.8Gbps）；调度公平性提升，高优先级流量的延迟抖动从1.2μs降至0.3μs。项目应用于公司工业以太网交换机产品，占据国内工业市场15%份额，我设计的流水线架构成为公司后续FPGA转发引擎的标准方案，获公司年度技术创新奖。

支教时发现乡村小学因缺乏实验器材，科学课多停留在课本讲解。返校后联合实验室开发出百元级科学实验背包，内含20个基础实验器材。为确保可持续运营，设计配套视频课程与城乡结对系统，并培训132名大学生担任远程助教。项目覆盖9省47所学校后，学生科学兴趣评分提升35%。这段经历教会我用产品思维解决社会问题，当看到孩子们用自制望远镜发现土星光环时，我理解了教育的真谛是点燃可能性。