负责高性能计算芯片FPGA原型验证全流程，主导验证方案设计、平台搭建及问题闭环，保障设计功能正确性与时序收敛，支撑65nm/28nm工艺流片项目落地。

• 主导AI推理芯片（算力256TOPS@INT8）FPGA验证平台搭建，基于UVM 1.2方法学构建分层验证环境，设计参考模型（含矩阵运算单元的浮点转定点校准逻辑）与随机激励生成器，结合SystemVerilog DPI调用MATLAB生成验证向量，解决浮点运算精度误差问题；通过优化约束随机策略（增加权重因子控制关键操作覆盖率）与场景覆盖（补充极端输入组合），45天内将功能覆盖率从78%提升至95%，提前识别5处乘法器溢出逻辑漏洞。
• 针对片上网络（NoC）跨时钟域（CDC）模块验证，设计基于事务级的验证方案：使用SVA（SystemVerilog Assertions）定制12条同步器监控断言（如检测 metastability 窗口内的非法状态跳转），结合Questa Formal验证工具进行形式化检查，定位3处同步FIFO空满标志更新不同步问题；通过波形反推与代码覆盖率分析，修复后CDC路径缺陷清零，保障16路200MHz数据传输零丢包。
• 开发Python自动化回归框架，集成Vivado仿真（-mode batch）与Jenkins持续集成，实现每日凌晨自动运行基础用例集（覆盖80%常规场景）；通过优化仿真脚本（减少冗余$display输出、并行启动多个测试实例），将单次全量回归时间从12小时压缩至6小时，验证周期缩短30%，支撑项目提前2周完成流片准备。
• 协同设计团队完成DDR4控制器验证，使用Xilinx SignalTap II实时抓取FPGA原型信号（采样率2GHz），对比仿真波形与实测眼图（目标眼高0.8UI，眼宽0.6UI），定位3处时序违例（如写使能信号延迟超标）；通过调整约束文件（增大setup/hold裕量15%）与优化PHY层寄存器配置，最终实测速率达1600Mbps，功能验证通过率100%。

负责5G通信基带芯片FPGA验证，主导模块级与系统级验证方案设计、问题定位及文档交付，保障关键模块（如FFT、信道编解码）功能与时序符合设计规格。

• 参与5G小基站射频前端控制模块验证，搭建基于UVM的寄存器模型（Register Model），实现配置空间自动化校验（支持动态读写与中断响应检查）；通过对比仿真日志与芯片手册寄存器映射表，发现2处地址偏移错误（原设计将控制寄存器0x10误映射至0x14），避免流片后返工导致的3个月进度延误。
• 针对FFT IP核（支持256/512点变换）验证，设计多维度激励场景：覆盖不同阶数（N=64~1024）、窗函数（汉明/矩形）、旋转因子精度（16bit/32bit），结合MATLAB FFT计算结果对比仿真输出，验证误差小于0.5dB（优于设计指标1dB）；通过分析频谱泄漏点，定位1处蝶形运算单元符号位处理错误，修复后性能达标。
• 开发Verilog Assertion（SVA）监控关键路径时序，针对乘法累加器（MAC）单元设计建立保持时间（setup/hold）检查断言，提前发现3处因寄存器扇出过高导致的时序违例；协同前端团队调整流水线深度（从3级增至4级）并优化布线，时序收敛效率提升40%，避免后期多次迭代。
• 编写《FFT模块验证报告》与《寄存器模型使用指南》，完善覆盖率数据库（包含功能覆盖、代码覆盖、断言覆盖），最终模块验证覆盖率97.2%（目标95%），获设计总监“验证完整性标杆案例”肯定。

协助完成消费电子芯片FPGA验证，执行测试用例执行、问题单跟踪及基础验证环境维护，保障低功耗蓝牙（BLE）与显示控制模块验证进度。

• 协助搭建LCD显示控制器（支持800x480分辨率）FPGA验证环境，基于SystemVerilog编写基础激励模块（生成静态图像、渐变动画等测试向量），完成ModelSim时序仿真与功能验证；通过逐帧比对仿真输出与实际屏显效果，修复12处功能错误（如行场同步信号相位偏差、颜色寄存器映射错误），确保显示无花屏、错位。
• 参与BLE 5.0协议栈验证，使用ModelSim进行RTL级仿真，对比协议分析仪（如Saleae Logic）抓取的实际报文，定位2处握手信号时序问题（ACK响应延迟超1ms）；修正后协议一致性测试（通过Bluetooth SIG认证工具）通过率从85%提升至100%。
• 维护验证用例库，按功能模块（初始化、数据传输、异常处理）分类整理150+条测试用例，标注优先级与覆盖点，团队复用率提升30%，减少重复劳动约200人时/月。
• 学习使用Xilinx Vivado调试工具（如ILA在线逻辑分析），协助资深工程师分析仿真波形，输出《BLE链路层丢包问题定位报告》，平均问题解决周期从5天缩短至3天。

5G基站前传接口高速信号处理FPGA方案设计与实现

• 5G前传网络需支持eCPRI v2.0协议，实现基站AAU与BBU间≥10Gbps速率、≤1us延迟的高速低损耗数据传输。公司承接中国移动定制化前传板卡研发任务，我作为FPGA端核心负责人，主导协议栈解析、10G SerDes链路优化及8通道ADC数据同步模块的全流程开发。
• 项目面临三大核心挑战：一是eCPRI动态净荷映射易导致逻辑时序违例，初始仿真中出现15%的跨时钟域同步错误；二是10Gbps SerDes链路眼图张开度仅0.5UI，无法满足运营商误码率≤1e-12的要求；三是多通道数据同步存在亚稳态风险，传统单FIFO方案误码率高达1e-10。
• 针对协议栈问题，我用Vivado设计状态机+预取缓存机制，将净荷映射延迟从300ps压缩至120ps，消除时序违例；针对SerDes链路，基于MATLAB构建眼图仿真模型，优化预加重系数（从3dB提至5dB）和CDR环路带宽（从2MHz缩至1MHz），使眼图张开度提升至1.2UI；针对数据同步，引入双FIFO乒乓架构结合格雷码编码，彻底解决亚稳态问题，同步误码率降至1e-15以下。
• 项目成果远超目标：链路延迟最终降至780ns，误码率＜1e-12，完全满足eCPRI v2.0 Class A标准。板卡通过中国移动入库测试，量产520片，直接支撑公司拿下3个省级5G基站前传项目，我个人获公司“年度技术突破奖”。

卫星通信终端Ka频段调制解调FPGA模块开发

• 卫星通信终端Ka频段（26.5-40GHz）调制解调模块需突破传统方案体积大（≥150cm³）、功耗高（≥20W）的痛点。公司启动小型化低功耗Ka频段调制解调板研发，我负责QPSK/16QAM调制解调算法的FPGA实现与性能优化，是模块性能达标的关键角色。
• 项目难点集中在三方面：一是调制解调算法定点化后误差累积严重，初始EVM（误差向量幅度）达15%，无法满足ETSI标准；二是Ka频段高带宽导致静态功耗高达12W，不符合终端便携需求；三是卫星信道多径衰落易引发解调误码，SNR=10dB时BER＞1e-4。
• 为解决定点化问题，我用ModelSim对C语言算法进行位宽优化仿真，将乘法器从32位缩至24位并调整舍入策略，EVM降至8%以内；针对功耗，采用Verilog流水线架构拆分调制解调流程，结合动态时钟 gating 技术关闭空闲模块时钟，静态功耗降至7.2W；针对多径衰落，引入LMS自适应均衡算法，实时补偿信道幅度/相位失真，SNR=10dB时BER降至9e-6。
• 模块最终体积缩小至98cm³，功耗降低40%，误码性能完全符合ETSI EN 302 307-1标准。产品应用于公司3款卫星通信终端，累计销量1100+台，助力公司切入卫星互联网终端细分市场，成为当年营收增长的核心驱动力之一。

支教时发现乡村小学因缺乏实验器材，科学课多停留在课本讲解。返校后联合实验室开发出百元级科学实验背包，内含20个基础实验器材。为确保可持续运营，设计配套视频课程与城乡结对系统，并培训132名大学生担任远程助教。项目覆盖9省47所学校后，学生科学兴趣评分提升35%。这段经历教会我用产品思维解决社会问题，当看到孩子们用自制望远镜发现土星光环时，我理解了教育的真谛是点燃可能性。