负责12英寸先进逻辑制程（55nm-28nm）量产线良率全周期管理，主导Yield Ramp阶段关键缺陷攻关，协同工艺集成（PIE）、设备工程（EE）、失效分析（FA）团队建立数据驱动的良率预测模型，推动工艺模块优化与缺陷控制。

• 主导28nm逻辑产品量产初期良率爬坡，针对金属层（M2-M5）短路缺陷率超标问题（初始缺陷密度3.2/cm²），牵头构建‘检测-定位-根因’分析闭环：通过KLA Tencor 8900系列扫描电镜标记缺陷位置，结合FIB（聚焦离子束）截面分析确认根因为空间像畸变导致的线宽偏差；协同光刻团队调整ASML NXT:2000i光刻机焦距补偿参数（+0.5μm→+0.3μm），优化显影均匀性（CD均匀性从2.8nm降至1.9nm），3个月内将该层短路缺陷密度压降至0.8/cm²，推动产品良率从78%提升至89%。
• 搭建基于SPC（统计过程控制）的良率预警系统，整合12类关键工艺设备（刻蚀机、薄膜沉积机）实时参数（刻蚀速率、膜厚均匀性）与YieldStar光学检测缺陷图谱，开发Python脚本实现±3σ异常自动报警，将良率异常响应时间从48小时压缩至6小时，成功拦截2起因刻蚀腔室污染导致的批量良率下降事件（预计避免450万元直接损失）。
• 针对存储单元接触孔填充不良问题（良率损失约5%），运用AFM测量CMP后表面粗糙度（Ra=1.5nm，超规格1.2nm），关联分析发现高Ra区域与接触孔空洞强相关；协同CMP团队调整抛光液配比（胶体二氧化硅磨料15%）与压力参数（3.5psi→2.8psi），将Ra均值稳定在0.6nm，接触孔填充良率提升至99.2%，整体良率额外增长2%。
• 主导月度跨部门良率复盘，建立含12,000+条缺陷数据的DFT（缺陷分类）数据库，应用随机森林算法训练高风险缺陷预测模型，识别桥接、断线等TOP3缺陷类型预测准确率达85%，为工艺优化提供数据决策支撑。

负责6英寸MEMS传感器特色工艺线良率提升，聚焦封装前道（前驱体沉积、光刻）与晶圆级封装（WLP）环节缺陷控制，制定月度良率改善计划，协同生产、质量团队验证优化措施有效性。

• 解决MEMS加速度计WLP阶段键合空洞问题（良率损失8%）：通过SEM观察键合界面，发现空洞集中于焊盘边缘（70%）；EDS分析确认焊盘表面有机残留，协同清洗团队调整RCA清洗配方（NH4OH浓度25%）并延长超声时间（5min→8min），将焊盘颗粒数从500颗/cm²降至80颗/cm²，键合空洞率降至2%，良率提升6%。
• 优化PECVD沉积SiO2工艺，改善晶圆翘曲问题（翘曲度200μm→150μm超标）：调整沉积温度（350℃→380℃）与气体比例（SiH4:NH3=1:5→1:6），降低薄膜压应力（-300MPa→-180MPa），翘曲度稳定在130μm以内，避免封装对准偏差导致的3%良率损失。
• 建立封装前道工序良率跟踪体系，每日汇总光刻CD、刻蚀Overlay等关键指标，通过柏拉图分析定位刻蚀过切（金属线短路占比45%）；协同刻蚀团队优化射频功率（200W→180W）与时间（45s→50s），过切缺陷率从3%降至0.5%，月均良率提升4%。

协助资深工程师完成4英寸功率器件产线良率数据采集与初步分析，参与失效样品检测及工艺参数验证实验，执行基础良率改善任务。

• 编制功率二极管良率日报，汇总切割、封装、测试环节数据（日投入500片，良率82%），开发Excel宏工具自动生成周/月趋势图，发现Q2良率环比降3%，协助定位光刻胶涂覆不均（CD均匀性3nm→5nm）；参与调整涂胶机转速（3000rpm→3500rpm），良率回升至85%。
• 协助失效分析，使用OM观察芯片表面，发现15%样品存在金属电极脱落；配合FA团队X射线检测确认钝化层厚度不均（局部<500nm）；建议增加钝化层厚度监控（每片抽检5点，≥800nm），后续脱落率降至3%。
• 参与N型外延层电阻率优化（目标10-15Ω·cm，实际18-22Ω·cm），协助调整外延温度（1100℃→1050℃）与磷烷流量（5sccm→7sccm），5批次验证后电阻率稳定在12-14Ω·cm，良率提升2%。

14nm FinFET工艺接触孔（Contact）良率提升攻关项目

• 项目背景：公司14nm FinFET工艺进入量产爬坡关键期，但接触孔良率仅82%，导致单月报废晶圆超1200片，直接拉高单芯片成本约18%；核心目标是将接触孔良率提升至90%以上，支撑产能从每月3万片向5万片扩展。我作为PIE主导跨部门（前道工艺、量测、设备工程）攻关，负责从问题定位到方案落地的全流程闭环。
• 关键难题与技术：通过SEM/EDS、TEM分层分析发现两大核心缺陷——①接触孔底部残留5-10nm厚的SiNx薄膜（来自STI工艺的侧墙残留），阻碍钨塞（W Plug）完全填充形成空洞；②CVD钨沉积时，反应副产物WFx在孔壁形成致密聚合物，加剧填充不连续。传统清洗工艺（SC-1）无法有效去除SiNx，而常规钨沉积参数未针对FinFET的高深宽比接触孔优化。
• 核心行动与创新：①优化前道清洗方案：将原有SC-1清洗替换为“DHF（1:100稀释氢氟酸）预浸+ SC-1主清洗”，利用DHF选择性腐蚀SiNx，将残留厚度控制在2nm以内；②重构CVD钨工艺：将沉积温度从450℃提升至480℃（增强钨原子热扩散能力）、腔室压力从20Torr降至15Torr（减少WFx副产物生成），并引入“WF6/H2脉冲交替注入”模式（脉冲频率10Hz），降低孔壁聚合物厚度约40%；③建立实时监控体系：用在线椭偏仪监测清洗后表面羟基含量（目标≤5nm），结合量测数据反馈调整工艺窗口，确保一致性。
• 项目成果：3个月内接触孔良率提升至93.5%，单月报废晶圆减少至150片以内，年节省制造成本约6000万元；该方案被纳入公司14nm工艺SOP，并作为“高深宽比接触孔良率优化”的标准方法推广至12nm工艺开发，支撑了公司旗舰手机芯片的量产交付。我个人因此获部门“年度良率突破奖”。

28nm逻辑芯片STI缺陷密度降低与漏电管控项目

• 项目背景：公司28nm逻辑芯片量产时，STI（浅沟槽隔离）缺陷密度高达0.8个/cm²，导致后续栅极氧化层漏电不良率超10%，客户退货率攀升至3%。我作为工艺工程师，负责STI段缺陷根因分析与工艺优化，目标是降低缺陷密度至0.3个/cm²以下，提升产品可靠性。
• 关键难题与技术：通过AFM、XPS及光学显微镜联用分析，缺陷主要为“STI CMP侵蚀”——隔离区SiO2被过度研磨，厚度从设计的300nm减薄至250nm以下，引发栅极穿通漏电。进一步排查发现，CMP浆料的SiO2研磨颗粒尺寸分布宽（10-100nm），大颗粒易造成局部过研磨；同时研磨压力过高（3.5psi）加剧了隔离区损伤。
• 核心行动与创新：①材料端优化：更换CMP浆料供应商，选用颗粒尺寸分布窄（20-50nm）的产品，大颗粒占比从8%降至1%以下；②工艺参数调整：将CMP压力从3.5psi降至2.8psi，减少机械应力对SiO2的损伤；③后处理强化：增加后清洗步骤的超声功率（从50W升至80W），采用“NH4OH+H2O2”混合液去除表面残留浆料颗粒，避免二次污染；④建立在线监测：用光谱反射仪（SR）每片晶圆检测STI厚度，设定±10nm的控制限，异常时自动触发工艺调整。
• 项目成果：6个月内STI缺陷密度降至0.22个/cm²，栅极漏电不良率降至0.8%以内，28nm产品良率提升15%；客户退货率下降80%，该工艺方案获公司年度“技术创新奖”，并应用于后续28nm低功耗衍生节点，支撑了物联网芯片的大规模出货。此项目也让我从“工艺执行”转向“问题根因分析与系统性优化”，积累了跨部门协作与标准制定的经验。

• 因痛心于年轻人对历史的疏离，我在B站创立「古人脱口秀」栏目，用职场梗解构历史事件（如《雍正皇帝的KPI保卫战》）。通过设计「颠覆认知-史料佐证-现代共鸣」三幕剧本模板，单期视频最高收获1.7万条弹幕互动。
• 两年间栏目播放量突破180万，作品被多地中学选为教学素材。这段经历磨砺出将学术内容转化为大众语言的能力，也让我理解到真实用户反馈才是创作者的指南针。