负责12英寸晶圆厂55nm-28nm逻辑/存储混合产线的全流程良率管理，覆盖从研发转量产爬坡到稳定量产的良率分析与改善，协同工艺集成（PIE）、设备工程（EE）、失效分析（FA）团队制定并落地良率提升策略，主导关键良率瓶颈攻关及预防机制建设。

• 主导28nm逻辑产品量产爬坡阶段良率卡顿问题攻坚，通过YMS系统关联量测、测试、工艺参数数据，结合SPC发现金属层CMP后表面粗糙度异常导致良率损失12%。牵头组建跨部门小组，利用AFM定位粗糙度峰值为抛光垫老化所致，推动设备团队优化抛光垫清洗周期并引入新配方抛光液，3周内将粗糙度均方根从0.5nm降至0.3nm，良率回升至95%目标值，单月挽回晶圆损失超8000片。
• 针对存储产品良率随批次波动问题，建立基于机器学习的良率预测模型：提取200+工艺参数（含光刻对准误差、刻蚀速率偏差等CPP）与良率数据，使用Python+XGBoost训练分类模型，提前48小时识别高风险批次，异常响应效率提升70%，年度存储产品良率波动幅度从±5%压缩至±2%，客户投诉率下降40%。
• 牵头制定《关键工序良率监控SOP》，梳理光刻、刻蚀、薄膜三大核心工序的25个关键工艺参数（CPP），引入FMEA工具评估各参数偏移对良率的影响度（RPN值），推动PIE团队将其中10个高风险参数纳入实时监控（原仅5个），实现工艺波动的早期预警，量产6个月内相关工序良率稳定性（CPK≥1.33）达标率从75%提升至92%。
• 处理某批次55nm产品良率骤降事件（良率从90%跌至78%），通过OCD量测发现栅极氧化层厚度均匀性偏差达±4%（标准±2%），联合设备工程师拆解PECVD腔室，确认加热模块温控传感器故障导致膜厚波动。协调更换传感器并重新校准工艺窗口，2天内恢复膜厚均匀性至±1.5%，当月良率追回至91%，减少直接经济损失约450万元。

协助资深良率工程师开展65nm-40nm成熟制程产品的良率数据挖掘与初步改善，参与工艺异常分析、良率报告编制及改善措施落地跟踪，支撑产线良率稳定性提升。

• 参与40nm存储产品良率提升项目，使用JMP软件对量测数据（CD-SEM线宽、薄膜应力）进行DOE分析，发现清洗工艺步骤中DIW电阻率波动（18MΩ·cm→15MΩ·cm）导致颗粒缺陷率上升。追溯至纯水系统反渗透膜老化，推动设备部缩短膜更换周期至3个月（原6个月），颗粒缺陷密度从0.8个/cm²降至0.3个/cm²，良率提升2.3%。
• 搭建良率数据看板系统，基于SQL编写自动化取数脚本，整合测试机台（Teradyne J750）、量测机台（KLA-Tencor 8900）数据，实现良率、缺陷分布、关键参数偏移的实时可视化。原人工整理数据需4小时/天，优化后缩短至30分钟，团队异常响应速度提升50%。
• 协助完成光刻工序FMEA更新，针对曝光能量偏差、掩膜版缺陷等12项潜在失效模式，通过历史良率数据统计失效概率（O）与影响程度（S），计算RPN值并排序。推动工艺团队将RPN＞100的3项（如掩膜版清洁频率低）纳入重点管控，该工序良率波动标准差从1.8%降至1.1%，年度良率达标率提升15%。

参与55nm工艺平台开发阶段的良率评估，协助收集分析工艺试产数据，定位影响良率的工艺薄弱环节，为工艺优化提供数据支撑。

• 负责55nm逻辑产品试产阶段的良率数据采集与初步分析，使用Minitab进行过程能力分析（CPK），发现PECVD氮化硅薄膜厚度均匀性CPK仅1.1（目标≥1.33）。通过统计不同腔室、不同批次的工艺参数（如硅烷流量、射频功率），定位到腔室A的温度传感器校准偏差，反馈设备部调整后，该腔室薄膜均匀性CPK提升至1.4，支撑试产良率从65%提升至78%。
• 协助失效分析实验室处理良率异常样品，使用SAM（扫描声学显微镜）检测发现部分芯片存在层间空洞，进一步通过TEM（透射电镜）确认空洞源于层间介质（ILD）旋涂工艺的边缘堆积。推动工艺团队优化旋涂转速（从3000rpm→3500rpm）并增加预烘烤时间（从60s→90s），空洞缺陷率从5%降至1%，试产良率再提升3%。
• 参与编制《55nm工艺良率提升路线图》，汇总试产阶段10大良率损失项（如光刻套刻误差、离子注入偏移），提出短期（3个月内解决设备参数漂移）与长期（6个月内优化工艺窗口）改善计划，被纳入项目组正式文档，为后续量产良率达标（90%）奠定基础。

14nm FinFET工艺接触孔（Contact）良率提升攻关项目

• 项目背景：公司14nm FinFET工艺进入量产爬坡关键期，但接触孔良率仅82%，导致单月报废晶圆超1200片，直接拉高单芯片成本约18%；核心目标是将接触孔良率提升至90%以上，支撑产能从每月3万片向5万片扩展。我作为PIE主导跨部门（前道工艺、量测、设备工程）攻关，负责从问题定位到方案落地的全流程闭环。
• 关键难题与技术：通过SEM/EDS、TEM分层分析发现两大核心缺陷——①接触孔底部残留5-10nm厚的SiNx薄膜（来自STI工艺的侧墙残留），阻碍钨塞（W Plug）完全填充形成空洞；②CVD钨沉积时，反应副产物WFx在孔壁形成致密聚合物，加剧填充不连续。传统清洗工艺（SC-1）无法有效去除SiNx，而常规钨沉积参数未针对FinFET的高深宽比接触孔优化。
• 核心行动与创新：①优化前道清洗方案：将原有SC-1清洗替换为“DHF（1:100稀释氢氟酸）预浸+ SC-1主清洗”，利用DHF选择性腐蚀SiNx，将残留厚度控制在2nm以内；②重构CVD钨工艺：将沉积温度从450℃提升至480℃（增强钨原子热扩散能力）、腔室压力从20Torr降至15Torr（减少WFx副产物生成），并引入“WF6/H2脉冲交替注入”模式（脉冲频率10Hz），降低孔壁聚合物厚度约40%；③建立实时监控体系：用在线椭偏仪监测清洗后表面羟基含量（目标≤5nm），结合量测数据反馈调整工艺窗口，确保一致性。
• 项目成果：3个月内接触孔良率提升至93.5%，单月报废晶圆减少至150片以内，年节省制造成本约6000万元；该方案被纳入公司14nm工艺SOP，并作为“高深宽比接触孔良率优化”的标准方法推广至12nm工艺开发，支撑了公司旗舰手机芯片的量产交付。我个人因此获部门“年度良率突破奖”。

28nm逻辑芯片STI缺陷密度降低与漏电管控项目

• 项目背景：公司28nm逻辑芯片量产时，STI（浅沟槽隔离）缺陷密度高达0.8个/cm²，导致后续栅极氧化层漏电不良率超10%，客户退货率攀升至3%。我作为工艺工程师，负责STI段缺陷根因分析与工艺优化，目标是降低缺陷密度至0.3个/cm²以下，提升产品可靠性。
• 关键难题与技术：通过AFM、XPS及光学显微镜联用分析，缺陷主要为“STI CMP侵蚀”——隔离区SiO2被过度研磨，厚度从设计的300nm减薄至250nm以下，引发栅极穿通漏电。进一步排查发现，CMP浆料的SiO2研磨颗粒尺寸分布宽（10-100nm），大颗粒易造成局部过研磨；同时研磨压力过高（3.5psi）加剧了隔离区损伤。
• 核心行动与创新：①材料端优化：更换CMP浆料供应商，选用颗粒尺寸分布窄（20-50nm）的产品，大颗粒占比从8%降至1%以下；②工艺参数调整：将CMP压力从3.5psi降至2.8psi，减少机械应力对SiO2的损伤；③后处理强化：增加后清洗步骤的超声功率（从50W升至80W），采用“NH4OH+H2O2”混合液去除表面残留浆料颗粒，避免二次污染；④建立在线监测：用光谱反射仪（SR）每片晶圆检测STI厚度，设定±10nm的控制限，异常时自动触发工艺调整。
• 项目成果：6个月内STI缺陷密度降至0.22个/cm²，栅极漏电不良率降至0.8%以内，28nm产品良率提升15%；客户退货率下降80%，该工艺方案获公司年度“技术创新奖”，并应用于后续28nm低功耗衍生节点，支撑了物联网芯片的大规模出货。此项目也让我从“工艺执行”转向“问题根因分析与系统性优化”，积累了跨部门协作与标准制定的经验。

• 因痛心于年轻人对历史的疏离，我在B站创立「古人脱口秀」栏目，用职场梗解构历史事件（如《雍正皇帝的KPI保卫战》）。通过设计「颠覆认知-史料佐证-现代共鸣」三幕剧本模板，单期视频最高收获1.7万条弹幕互动。
• 两年间栏目播放量突破180万，作品被多地中学选为教学素材。这段经历磨砺出将学术内容转化为大众语言的能力，也让我理解到真实用户反馈才是创作者的指南针。