负责12英寸晶圆厂CIS（图像传感器）产线良率分析与提升，聚焦光刻、刻蚀、薄膜沉积三大核心工艺，协同工艺整合（PIE）、设备工程（EE）团队定位良率瓶颈，推动系统性改善方案落地。

• 主导CIS产线月度良率波动根因分析（RCA），通过Yield Management System（YMS）提取500+批次数据，结合SPC（统计过程控制）识别出光刻对准标记偏移为关键因子；牵头设计DOE（实验设计）验证掩膜版CD均匀性与光刻机台热稳定性关联，调整掩膜版清洗周期并优化机台温控参数，3个月内将套刻精度（Overlay）从1.8nm降至1.2nm，对应良率提升4.2%（从92.1%到96.3%）。
• 针对刻蚀后金属线宽（CD）偏差超规问题，联合电镜（SEM）分析确认刻蚀腔室等离子体分布不均；引入FDC（故障检测分类）系统实时监控射频功率波动，优化腔室射频匹配器校准频率，将CD标准差从3.5nm压缩至1.8nm，批次不良率从3.7%降至0.9%，年节约返工成本约280万元。
• 搭建CIS像素缺陷分类模型，基于KLA-Tencor缺陷检测数据训练随机森林算法，实现金属桥接、颗粒污染等8类缺陷自动归类，缺陷定位效率提升60%；推动前端工艺增加PM（预防性维护）频次，关键缺陷发生率下降35%，支撑产线良率从94.5%稳定至97.1%。
• 协同研发团队完成新配方光刻胶导入验证，设计对比实验评估不同显影时间对线宽粗糙度（LWR）的影响，确定最优工艺窗口；通过PFMEA（过程失效模式分析）提前识别胶层残留风险，制定等离子体灰化工艺调整方案，新产品导入良率爬坡周期从8周缩短至5周。

支持成熟制程（28nm-14nm）逻辑芯片良率提升，负责基础工艺（如CMP抛光、离子注入）数据监控与异常处理，协助资深工程师完成良率改善项目落地。

• 搭建CMP后表面粗糙度（Ra）监控体系，使用AFM（原子力显微镜）采集5000+片数据，发现抛光垫转速与Wafer压重非线性关系；提出“分段式压力补偿”方案，Ra超规率从2.1%降至0.3%，支撑后续金属层良率提升2.8%。
• 参与14nm FinFET产线硼掺杂（Boron Implant）均匀性异常排查，通过四探针测试（4-Point Probe）定位注入角度偏差；协同设备工程师调整离子源灯丝电流，配合机台校准程序优化，注入均匀性从±3.2%提升至±1.5%，对应良率损失减少1.9%。
• 每日跟踪WAT（晶圆允收测试）参数趋势，发现阱区电阻（NW Rsh）异常波动后，通过切片分析确认注入能量漂移；推动工艺工程师重新校准注入机能量校准件，将参数CPK（过程能力指数）从1.33提升至1.67，稳定了后续栅氧化层良率。
• 协助完成旧版图设计良率回溯分析，提取500+失效芯片SEM图像，归纳出接触孔（Contact）未穿透介质层的高频缺陷模式；反馈设计端优化接触孔密度，同类缺陷发生率下降55%，间接提升批次良率0.7%。

14nm FinFET工艺接触孔（Contact）良率提升攻关项目

• 项目背景：公司14nm FinFET工艺进入量产爬坡关键期，但接触孔良率仅82%，导致单月报废晶圆超1200片，直接拉高单芯片成本约18%；核心目标是将接触孔良率提升至90%以上，支撑产能从每月3万片向5万片扩展。我作为PIE主导跨部门（前道工艺、量测、设备工程）攻关，负责从问题定位到方案落地的全流程闭环。
• 关键难题与技术：通过SEM/EDS、TEM分层分析发现两大核心缺陷——①接触孔底部残留5-10nm厚的SiNx薄膜（来自STI工艺的侧墙残留），阻碍钨塞（W Plug）完全填充形成空洞；②CVD钨沉积时，反应副产物WFx在孔壁形成致密聚合物，加剧填充不连续。传统清洗工艺（SC-1）无法有效去除SiNx，而常规钨沉积参数未针对FinFET的高深宽比接触孔优化。
• 核心行动与创新：①优化前道清洗方案：将原有SC-1清洗替换为“DHF（1:100稀释氢氟酸）预浸+ SC-1主清洗”，利用DHF选择性腐蚀SiNx，将残留厚度控制在2nm以内；②重构CVD钨工艺：将沉积温度从450℃提升至480℃（增强钨原子热扩散能力）、腔室压力从20Torr降至15Torr（减少WFx副产物生成），并引入“WF6/H2脉冲交替注入”模式（脉冲频率10Hz），降低孔壁聚合物厚度约40%；③建立实时监控体系：用在线椭偏仪监测清洗后表面羟基含量（目标≤5nm），结合量测数据反馈调整工艺窗口，确保一致性。
• 项目成果：3个月内接触孔良率提升至93.5%，单月报废晶圆减少至150片以内，年节省制造成本约6000万元；该方案被纳入公司14nm工艺SOP，并作为“高深宽比接触孔良率优化”的标准方法推广至12nm工艺开发，支撑了公司旗舰手机芯片的量产交付。我个人因此获部门“年度良率突破奖”。

28nm逻辑芯片STI缺陷密度降低与漏电管控项目

• 项目背景：公司28nm逻辑芯片量产时，STI（浅沟槽隔离）缺陷密度高达0.8个/cm²，导致后续栅极氧化层漏电不良率超10%，客户退货率攀升至3%。我作为工艺工程师，负责STI段缺陷根因分析与工艺优化，目标是降低缺陷密度至0.3个/cm²以下，提升产品可靠性。
• 关键难题与技术：通过AFM、XPS及光学显微镜联用分析，缺陷主要为“STI CMP侵蚀”——隔离区SiO2被过度研磨，厚度从设计的300nm减薄至250nm以下，引发栅极穿通漏电。进一步排查发现，CMP浆料的SiO2研磨颗粒尺寸分布宽（10-100nm），大颗粒易造成局部过研磨；同时研磨压力过高（3.5psi）加剧了隔离区损伤。
• 核心行动与创新：①材料端优化：更换CMP浆料供应商，选用颗粒尺寸分布窄（20-50nm）的产品，大颗粒占比从8%降至1%以下；②工艺参数调整：将CMP压力从3.5psi降至2.8psi，减少机械应力对SiO2的损伤；③后处理强化：增加后清洗步骤的超声功率（从50W升至80W），采用“NH4OH+H2O2”混合液去除表面残留浆料颗粒，避免二次污染；④建立在线监测：用光谱反射仪（SR）每片晶圆检测STI厚度，设定±10nm的控制限，异常时自动触发工艺调整。
• 项目成果：6个月内STI缺陷密度降至0.22个/cm²，栅极漏电不良率降至0.8%以内，28nm产品良率提升15%；客户退货率下降80%，该工艺方案获公司年度“技术创新奖”，并应用于后续28nm低功耗衍生节点，支撑了物联网芯片的大规模出货。此项目也让我从“工艺执行”转向“问题根因分析与系统性优化”，积累了跨部门协作与标准制定的经验。

支教时发现乡村小学因缺乏实验器材，科学课多停留在课本讲解。返校后联合实验室开发出百元级科学实验背包，内含20个基础实验器材。为确保可持续运营，设计配套视频课程与城乡结对系统，并培训132名大学生担任远程助教。项目覆盖9省47所学校后，学生科学兴趣评分提升35%。这段经历教会我用产品思维解决社会问题，当看到孩子们用自制望远镜发现土星光环时，我理解了教育的真谛是点燃可能性。