负责12英寸晶圆厂逻辑制程（28nm节点）光刻与刻蚀工艺段的良率数据监控、异常定位及基础优化，协同工艺/设备工程师完成局部工艺模块的良率提升。

• 搭建基于YMS系统的光刻工艺良率监控看板，集成套刻精度（Overlay）、关键尺寸均匀性（CD Uniformity）等12项核心指标，设置动态阈值触发机制，将异常响应时效从4小时缩短至1.5小时，季度内拦截因掩膜版图形偏移导致的低良批次7批次，避免约200万片晶圆报废损失。
• 针对刻蚀后线宽（CD）波动超规问题，运用SPC分析锁定刻蚀腔室射频功率稳定性异常，联合设备工程师拆解发现匹配器老化导致功率漂移，协调更换部件并优化腔室预处理流程，刻蚀CD均匀性从±3nm提升至±1.8nm，对应工序良率从92.5%提升至94.2%。
• 主导完成28nm逻辑芯片接触孔（Contact Hole）良率专项，通过FIB-SEM失效分析定位孔内残留聚合物问题，结合XPS成分检测确认与光刻胶灰化工艺参数相关，调整O2等离子体浓度与处理时间，接触孔良率从89.1%提升至91.7%，单月挽回营收约80万元。

主导7nm FinFET制程良率爬坡项目，统筹工艺、设备、量测多部门资源，解决系统性良率瓶颈，推动产线从研发转量产阶段的良率达标。

• 针对7nm N5层金属互连良率低于85%的问题，牵头开展跨部门RCA分析，通过聚焦离子束（FIB）切片与透射电镜（TEM）观测，发现铜扩散阻挡层（TaN）厚度不均导致电迁移失效；协同薄膜工艺团队优化原子层沉积（ALD）工艺温度曲线，TaN厚度均匀性从±5%提升至±2%，金属互连良率3个月内提升至92.3%，支撑产线通过客户量产认证。
• 建立基于机器学习的良率预测模型，整合量测数据（CD、Overlay）、工艺参数（等离子体功率、温度）及环境变量（洁净室湿度），使用JMP平台训练随机森林算法，提前48小时预测高风险批次，良率异常批次漏检率从15%降至3%，年度减少良率损失约1200万元。
• 推动设计-工艺协同优化（DTCO），针对高频信号延迟问题，联合设计团队调整关键层光刻胶显影时间，配合工艺端优化光刻机焦距补偿策略，7nm芯片关键路径延迟降低8%，良率伴随电性能稳定性提升同步增长1.5%，获客户年度技术创新奖。

统筹全厂（覆盖7nm逻辑、19nm存储多产品线）良率战略制定与落地，管理8人良率分析团队，构建良率管理体系支撑年度94%+良率目标。

• 制定分级良率KPI体系，将产线良率拆解为工艺模块良率、设备稳定性良率、设计匹配良率三级指标，配套开发自动化良率报告系统，实现周度良率波动根因自动归类，团队分析效率提升50%，全年产线平均良率从90.5%提升至94.8%，超额完成年度目标。
• 搭建良率知识管理系统，沉淀200+典型良率案例（含失效模式、分析路径、解决策略），开发新人30天快速上岗培训课程，团队成员独立处理良率异常的平均周期从6周缩短至3.5周，支撑产线扩产时的人员快速补位。
• 主导车规级MCU芯片良率攻坚项目，针对AEC-Q100认证要求的125℃高温环境下漏电流超标问题，通过优化浅槽隔离（STI）工艺中的氧化层生长速率，结合引入新型掺杂气体降低界面缺陷密度，车规级良率达标率从88%提升至96.5%，助力获取头部车企2亿颗年度采购订单。

支教时发现乡村小学因缺乏实验器材，科学课多停留在课本讲解。返校后联合实验室开发出百元级科学实验背包，内含20个基础实验器材。为确保可持续运营，设计配套视频课程与城乡结对系统，并培训132名大学生担任远程助教。项目覆盖9省47所学校后，学生科学兴趣评分提升35%。这段经历教会我用产品思维解决社会问题，当看到孩子们用自制望远镜发现土星光环时，我理解了教育的真谛是点燃可能性。

12英寸晶圆厂55nm逻辑芯片铜互连工艺良率提升项目

• 公司承接某头部手机芯片厂商55nm逻辑芯片量产订单，铜互连工艺（含阻挡层/籽晶层沉积、通孔刻蚀、电镀铜填充）良率长期卡在82%，低于客户要求的90%交付标准，直接影响月度营收目标达成。我的核心职责是主导铜互连全流程工艺的问题定位、跨部门（设备、研发、质量）协同优化，目标是3个月内将良率提升至90%以上。
• 项目面临两大关键瓶颈：一是通孔底部阻挡层（Ta/TaN）与籽晶层（Cu）界面存在“剥离缺陷”，导致电镀时空洞率高达15%；二是电镀铜厚度均匀性波动大（±3σ达5%），需额外增加10%的 CMP 抛光成本修正。我通过SEM/EDS分析缺陷形貌，结合COMSOL模拟通孔内电场与铜离子扩散路径，定位到阻挡层沉积时氩气流量过高导致薄膜应力集中；同时用KLA-Tencor在线检测数据建立缺陷相关性模型，识别出籽晶层溅射功率不足是界面结合力弱的核心原因。
• 针对阻挡层剥离问题，我牵头调整磁控溅射工艺参数：将氩气流量从8sccm降至5sccm，同时提高靶材功率至3kW，降低薄膜内应力；并引入“预清洗+等离子体活化”步骤，增强阻挡层与硅衬底的粘附力，空洞率从15%降至2%以内。针对电镀均匀性，我优化了电镀液添加剂配方（增加整平剂PEG浓度从1.2g/L至1.5g/L，抑制铜离子在高电流密度区过度沉积），并通过COMSOL模拟调整阳极挡板开孔率，将电镀均匀性提升至±1.5%；同时联动设备团队校准喷镀头压力分布，进一步缩小批次间差异。此外，我还主导开发了基于机器学习的缺陷预测模型，用历史缺陷数据训练算法，提前拦截80%以上的潜在不良晶圆。
• 项目最终将铜互连良率提升至91.8%，超目标1.8个百分点，单月额外产出2.1万片合格晶圆，年降本约1260万元。我主导的“阻挡层应力控制+电镀添加剂优化”方案被纳入公司55nm铜互连量产SOP，相关专利《一种降低铜互连通孔空洞的方法》已提交受理。我个人因此获得2023年度公司“工艺突破一等奖”，并晋升为铜互连工艺模块负责人。

8英寸晶圆厂MEMS传感器浅槽隔离（STI）工艺稳定性提升项目

• 公司切入MEMS传感器代工赛道，承接某汽车传感器厂商的压力传感器订单，但其STI工艺（含氧化硅沉积、光刻、刻蚀、氧化硅填充、CMP）的线宽均匀性波动达±4nm，导致传感器 piezoresistive 膜层应力分布不均，器件灵敏度偏差超客户规格（±5%），引发批量退货。我的职责是负责STI工艺全流程的参数调试与稳定性控制，目标是6个月内将线宽均匀性压缩至±2nm以内，退货率降至1%以下。
• 项目核心难点在于：一是STI刻蚀时射频功率波动导致沟槽侧壁粗糙度超标（Ra达1.2nm），影响后续氧化硅填充；二是HDP-CVD氧化硅沉积速率不稳定，导致填充空隙率高达8%，CMP后表面平整度无法满足要求。我通过设计DOE实验，分析了刻蚀机等离子体密度与射频功率的耦合关系——当功率波动超过±50W时，刻蚀速率变化达±10%，直接导致沟槽尺寸偏差。同时，用XPS检测发现氧化硅填充空隙源于沉积时硅烷流量不足，导致薄膜致密性差。
• 针对刻蚀问题，我优化了刻蚀机射频电源的控制逻辑，引入闭环反馈系统实时调整功率，将波动控制在±20W以内，沟槽侧壁粗糙度降至Ra≤0.8nm。针对氧化硅填充，我调整HDP-CVD工艺参数：将硅烷流量从150sccm增至180sccm，同时提高沉积温度至420℃，增强薄膜致密性，空隙率降至2%以下；并联动CMP团队调整抛光垫转速与压力，将表面平整度（WIWNU）从±3nm提升至±1.2nm。此外，我还建立了STI工艺SPC监控系统，对刻蚀速率、沉积温度、抛光压力等12个关键参数进行实时预警，确保工艺稳定性。
• 项目完成后，STI线宽均匀性稳定在±1.5nm以内，器件灵敏度偏差降至±3%以内，客户退货率从12%降至0.8%，年度订单量增加35%。我编制的《STI工艺参数控制手册》成为公司MEMS代工的标准作业指导书，团队工艺调试效率提升40%。此项目也让我积累了MEMS工艺与CMOS工艺兼容的实战经验，为后续转向先进封装工艺奠定了基础。