负责12英寸晶圆厂55nm-40nm逻辑产品量产阶段良率分析与改善，协同工艺、设备、质量团队定位良率损失根因，推动系统性改善方案落地，工作边界覆盖从光刻到金属化的前道核心工序。

• 主导某40nm逻辑芯片量产初期良率爬坡项目，通过SPC（统计过程控制）分析发现CMP后钨塞填充良率波动超±3%，运用FMEA（失效模式与影响分析）锁定化学机械抛光终点检测偏差问题，协调设备团队调整抛光头压力梯度与终止点算法，配合工艺优化钨层沉积速率，3个月内将该工序良率从82%提升至91%，单月挽回晶圆损失约1.2万片。
• 搭建缺陷分类与根因追溯体系，基于KLA Tencor 2360缺陷检测机数据，结合SEM/EDS成分分析，识别出STI（浅沟槽隔离）填充阶段氧化硅空洞缺陷占比达15%，通过调整HDP-CVD工艺射频功率与气体配比（SiH4/O2从1:3优化至1:2.5），空洞密度降低62%，对应良率损失减少8个百分点。
• 参与新掩膜版导入验证，设计2因子DOE（实验设计）对比光刻胶显影时间（120s vs 150s）与曝光能量（18mJ/cm² vs 20mJ/cm²）对套刻精度的影响，最终确定最优参数组合使套刻误差（Overlay Error）从±0.8nm压缩至±0.5nm内，因套刻偏差导致的良率损失从3.5%降至1.2%。
• 建立良率周报可视化看板，整合量测数据、缺陷分布与机台状态，实现关键工序（如离子注入）良率异常自动报警，推动工艺团队将注入能量均匀性校准频率从每周1次提升至每日1次，相关工序良率波动标准差从1.8%降至0.9%。

统筹7nm FinFET工艺平台良率提升全流程管理，对接研发、生产、可靠性团队制定长期改善策略，工作边界延伸至先进制程的多物理场耦合问题分析与跨代际工艺知识迁移。

• 针对7nm工艺量产良率瓶颈（初始良率78%），运用Python构建机器学习模型（XGBoost算法），分析超500万片晶圆的量测数据（包括CD-SEM线宽、薄膜应力、接触电阻），识别出Fin刻蚀后侧壁损伤是主因，联合设备供应商优化ICP刻蚀偏压功率与气体比例（Cl2/Ar从4:1调整至3:2），并引入终点监测（EPD）功能，6个月内良率提升至83.2%，年化收益超2000万元。
• 主导设计良率预测系统，整合APC（先进过程控制）实时数据、设备健康度（如刻蚀机腔室清洁次数）与环境参数（洁净室温湿度），采用LSTM神经网络训练预测模型，提前3周预警因腔室颗粒累积导致的良率下滑风险，试点阶段预测准确率达92%，减少非计划停机损失约300万元/月。
• 重构良率问题闭环流程，推行RCA（根因分析）标准化模板（含5Why、鱼骨图、数据交叉验证），将平均问题解决周期从7天压缩至3天；同时建立“良率改善积分制”，激励工艺工程师主动提交优化提案，年度收集有效方案127项，落地实施42项，累计提升良率4.1个百分点。
• 推动与封装测试部门协同分析，发现部分晶圆因背面金属层应力导致测试时键合失效，通过调整背面减薄工艺的研磨速率（从8μm/min降至5μm/min）与背面清洗液配方（增加缓蚀剂），封装良率从95%提升至97.5%，实现前后道良率联动改善。

负责3nm GAA（环绕栅极）工艺良率战略规划与技术攻坚，主导跨部门创新项目，推动工艺平台稳定性与良率天花板突破，工作边界覆盖从材料研发到量产爬坡的全生命周期管理。

• 牵头3nm GAA晶体管良率提升专项，针对栅极ALD（原子层沉积）工艺中高κ介质层厚度均匀性差（3σ达2.1Å）问题，通过COMSOL仿真优化反应腔气流分布（增设环形导流板），并调整前驱体脉冲时间（TMA从0.5s延长至0.8s），使厚度均匀性提升至1.2Å内，对应良率从65%提升至83%，支撑首批试产良率达到行业领先水平。
• 建立跨代际良率知识管理系统，沉淀55nm至3nm工艺中200+个典型失效案例（如STI空洞、Fin损伤、栅极刻蚀偏差），开发AI语义检索功能，新员工定位根因时间从平均5天缩短至1天，团队整体问题解决效率提升40%。
• 联合设备供应商开发良率智能监控模块，在刻蚀机上集成实时缺陷检测（基于暗场成像与AI分类），将异常响应时间从2小时压缩至15分钟；同步推动工艺参数自优化功能（如根据实时缺陷率自动调整射频功率），试点机台良率波动标准差从1.5%降至0.7%，年度减少良率损失超1200万元。
• 主导制定3nm工艺良率提升路线图（2027-2029），明确“材料创新-设备适配-工艺优化”三级策略，规划通过引入新型阻挡层材料（如Ru/TaN叠层）降低栅极漏电流，目标2029年量产良率达到92%以上，支撑公司在先进制程市场的竞争力。

12英寸晶圆厂55nm逻辑芯片铜互连工艺良率提升项目

• 公司承接某头部手机芯片厂商55nm逻辑芯片量产订单，铜互连工艺（含阻挡层/籽晶层沉积、通孔刻蚀、电镀铜填充）良率长期卡在82%，低于客户要求的90%交付标准，直接影响月度营收目标达成。我的核心职责是主导铜互连全流程工艺的问题定位、跨部门（设备、研发、质量）协同优化，目标是3个月内将良率提升至90%以上。
• 项目面临两大关键瓶颈：一是通孔底部阻挡层（Ta/TaN）与籽晶层（Cu）界面存在“剥离缺陷”，导致电镀时空洞率高达15%；二是电镀铜厚度均匀性波动大（±3σ达5%），需额外增加10%的 CMP 抛光成本修正。我通过SEM/EDS分析缺陷形貌，结合COMSOL模拟通孔内电场与铜离子扩散路径，定位到阻挡层沉积时氩气流量过高导致薄膜应力集中；同时用KLA-Tencor在线检测数据建立缺陷相关性模型，识别出籽晶层溅射功率不足是界面结合力弱的核心原因。
• 针对阻挡层剥离问题，我牵头调整磁控溅射工艺参数：将氩气流量从8sccm降至5sccm，同时提高靶材功率至3kW，降低薄膜内应力；并引入“预清洗+等离子体活化”步骤，增强阻挡层与硅衬底的粘附力，空洞率从15%降至2%以内。针对电镀均匀性，我优化了电镀液添加剂配方（增加整平剂PEG浓度从1.2g/L至1.5g/L，抑制铜离子在高电流密度区过度沉积），并通过COMSOL模拟调整阳极挡板开孔率，将电镀均匀性提升至±1.5%；同时联动设备团队校准喷镀头压力分布，进一步缩小批次间差异。此外，我还主导开发了基于机器学习的缺陷预测模型，用历史缺陷数据训练算法，提前拦截80%以上的潜在不良晶圆。
• 项目最终将铜互连良率提升至91.8%，超目标1.8个百分点，单月额外产出2.1万片合格晶圆，年降本约1260万元。我主导的“阻挡层应力控制+电镀添加剂优化”方案被纳入公司55nm铜互连量产SOP，相关专利《一种降低铜互连通孔空洞的方法》已提交受理。我个人因此获得2023年度公司“工艺突破一等奖”，并晋升为铜互连工艺模块负责人。

8英寸晶圆厂MEMS传感器浅槽隔离（STI）工艺稳定性提升项目

• 公司切入MEMS传感器代工赛道，承接某汽车传感器厂商的压力传感器订单，但其STI工艺（含氧化硅沉积、光刻、刻蚀、氧化硅填充、CMP）的线宽均匀性波动达±4nm，导致传感器 piezoresistive 膜层应力分布不均，器件灵敏度偏差超客户规格（±5%），引发批量退货。我的职责是负责STI工艺全流程的参数调试与稳定性控制，目标是6个月内将线宽均匀性压缩至±2nm以内，退货率降至1%以下。
• 项目核心难点在于：一是STI刻蚀时射频功率波动导致沟槽侧壁粗糙度超标（Ra达1.2nm），影响后续氧化硅填充；二是HDP-CVD氧化硅沉积速率不稳定，导致填充空隙率高达8%，CMP后表面平整度无法满足要求。我通过设计DOE实验，分析了刻蚀机等离子体密度与射频功率的耦合关系——当功率波动超过±50W时，刻蚀速率变化达±10%，直接导致沟槽尺寸偏差。同时，用XPS检测发现氧化硅填充空隙源于沉积时硅烷流量不足，导致薄膜致密性差。
• 针对刻蚀问题，我优化了刻蚀机射频电源的控制逻辑，引入闭环反馈系统实时调整功率，将波动控制在±20W以内，沟槽侧壁粗糙度降至Ra≤0.8nm。针对氧化硅填充，我调整HDP-CVD工艺参数：将硅烷流量从150sccm增至180sccm，同时提高沉积温度至420℃，增强薄膜致密性，空隙率降至2%以下；并联动CMP团队调整抛光垫转速与压力，将表面平整度（WIWNU）从±3nm提升至±1.2nm。此外，我还建立了STI工艺SPC监控系统，对刻蚀速率、沉积温度、抛光压力等12个关键参数进行实时预警，确保工艺稳定性。
• 项目完成后，STI线宽均匀性稳定在±1.5nm以内，器件灵敏度偏差降至±3%以内，客户退货率从12%降至0.8%，年度订单量增加35%。我编制的《STI工艺参数控制手册》成为公司MEMS代工的标准作业指导书，团队工艺调试效率提升40%。此项目也让我积累了MEMS工艺与CMOS工艺兼容的实战经验，为后续转向先进封装工艺奠定了基础。

支教时发现乡村小学因缺乏实验器材，科学课多停留在课本讲解。返校后联合实验室开发出百元级科学实验背包，内含20个基础实验器材。为确保可持续运营，设计配套视频课程与城乡结对系统，并培训132名大学生担任远程助教。项目覆盖9省47所学校后，学生科学兴趣评分提升35%。这段经历教会我用产品思维解决社会问题，当看到孩子们用自制望远镜发现土星光环时，我理解了教育的真谛是点燃可能性。